小野寺 秀俊

最終更新日時:2017/07/18 08:36:10

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氏名(漢字/フリガナ/アルファベット表記)
小野寺 秀俊/オノデラ ヒデトシ/Hidetoshi Onodera
所属部署・職名(部局/所属/講座等/職名)
情報学研究科/通信情報システム専攻集積システム工学講座/教授
学部兼担
部局 所属 講座等 職名
工学部 工学部 電気電子工学科
連絡先住所
種別 住所(日本語) 住所(英語)
職場 606-8501 京都市左京区吉田本町 Sakyo-ku, Kyoto 606-8501
所属学会(国内)
学会名(日本語) 学会名(英語)
電子情報通信学会 IEICE
情報処理学会 IPSJ
所属学会(海外)
学会名(英語) 国名
IEEE USA
ACM USA
取得学位
学位名(日本語) 学位名(英語) 大学(日本語) 大学(英語) 取得区分
工学修士 京都大学
工学博士 京都大学
出身大学院・研究科等
大学名(日本語) 大学名(英語) 研究科名(日本語) 研究科名(英語) 専攻名(日本語) 専攻名(英語) 修了区分
京都大学 大学院工学研究科修士課程電子工学専攻 修了
京都大学 大学院工学研究科博士後期課程電子工学専攻 修了
出身学校・専攻等
大学名(日本語) 大学名(英語) 学部名(日本語) 学部名(英語) 学科名(日本語) 学科名(英語) 卒業区分
京都大学 工学部電子工学科 卒業
プロフィール
(日本語)
集積回路の設計技術に取り組んでいる。特に、回路設計やレイアウト設計などの物理設計を対象として、製造を容易にするための設計技術、低消費電力設計技術、信頼性を高める設計技術に取り組んでいる。ディジタル回路とともに、RF/アナログ回路も研究対象としている。チップ試作に利用可能なスタンダードセルライブラリを開発し、日本全国の大学に 提供している。近年は、ディペンダブル集積回路の設計技術にも取り組んでいる。
(英語)
Design technologies for integrated circuits are major research focuses. Research subjects include design for manufacturability enhancement, design for low-power dissipation, and design for reliability enhancement, at the physical design level. RF/analog circuits as well as digital circuits are being studied. A standard-cell library that can be used for chip fabrication has been developed and released for public use among Japanese universities. Recent subjects include deign methods for dependable VLSIs.
個人ホームページ
URL
http://www-lab13.kuee.kyoto-u.ac.jp/~onodera
研究テーマ
(日本語)
集積回路設計技術、低消費電力化設計技術、製造容易化設計技術、アナログ/RF回路設計技術、ディペンダブルLSI設計技術
(英語)
Design Technology for Integrated Circuits, Low power design method, Design for manufacturability, Analog/RF LSI, Dependable VLSI,
研究概要
(日本語)
集積回路の設計技術に取り組んでいる。特に、回路設計やレイアウト設計などの物理設計を対象として、製造を容易にするための設計技術、低消費電力設計技術、信頼性を高める設計技術に取り組んでいる。ディジタル回路とともに、RF/アナログ回路も研究対象としている。チップ試作に利用可能なスタンダードセルライブラリを開発し、日本全国の大学に提供している。近年は、ディペンダブル集積回路の設計技術にも取り組んでいる。
(英語)
Design technologies for integrated circuits are major research focuses. Research subjects include design for manufacturability enhancement, design for low-power dissipation, and design for reliability enhancement, at the physical design level. RF/analog circuits as well as digital circuits are being studied. A standard-cell library that can be used for chip fabrication has been developed and released for public use among Japanese universities. Recent subjects include deign methods for dependable VLSIs.
研究分野(キーワード)
キーワード(日本語) キーワード(英語)
集積回路工学 Integrated Circuits Technology
低消費電力化設計技術 Low Power Design
製造容易化設計技術 Design for Manufacturability
研究分野(科研費分類コード)
科研費分類コード
電子デバイス・電子機器
計算機システム・ネットワーク
論文 > 論文
(文系研究者の一般的な論文集への寄稿や単行本の分担執筆などは「著書等」を参照してください)
著者名 タイトル 書誌情報等 年月 査読の有無 言語
Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Analytical Stability Modeling for CMOS Latches in Low Voltage Operation IEICE Transactions on Fundamentals,E99-A,12,2463-2472 2016/12 英語
A. K. M. Mahfuzul Islam, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Wide-Supply-Range All-Digital Leakage Variation Sensor for On-Chip Process and Temperature Monitoring IEEE Journal of Solid-State Circuits,50,11,2475-2490 2015/11 英語
Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera Layout Generator with Flexible Grid Assignment for Area Efficient Standard Cell IPSJ Transactions on System LSI Design Methodology,8,131-135 2015/08 英語
小野寺 秀俊 特性ばらつき概説 日本信頼性学会誌,35,8,445-446 2013/12 日本語
小野寺 秀俊 特性ばらつきの診断と補償 日本信頼性学会誌,35,8,445-446 2013/12 日本語
密山幸男(高知工科大学)、尾上孝雄(大阪大学)、小野寺秀俊(京都大学) 「再構成可能ディペンダブルVLSIプラットホーム」 電子情報通信学会学会誌,95-99 2013/02 日本語
土谷 亮, 橋本 昌宜, 小野寺 秀俊 VLSI配線の伝送線路特性を考慮した駆動力決定手法 情報処理学会論文誌,43,5,1338-1347 2002/05 日本語
岡田健一、小野寺 秀俊 トランジスタ特性におけるチップ内ばらつきのモデル化手法 情報処理学会論文誌,43,5,1330-1337 2002/05 日本語
藤田智弘、小野寺秀俊 ベクトル合成モデルによる集積回路遅延特性のワーストケース解析 情報処理学会論文誌,41,4,927-934 2000/04 日本語
小野寺秀俊、平田昭夫、北村晃男、小林和淑、田丸啓吉 P2Lib:スタンダードセルライブラリ自動生成システム(共著) 情報処理学会論文誌,40,4,1660-1669 1999/04 日本語
平田昭夫、近藤友一、小野寺秀俊、田丸啓吉 抵抗分を含む負荷を駆動するCMOS論理回路のゲート遅延時間計算手法 情報処理学会論文誌,40,4,1679-1686 1999/04 日本語
橋本 昌宜;小野寺 秀俊;田丸 啓吉 グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 (<特集>電子システムの設計技術と設計自動化) 情報処理学会論文誌,40,4,1707-1716 1999/04 日本語
森江隆史;小野寺秀俊;田丸啓吉 アナログ回路設計方法の再利用率向上手法  設計制約とパラメータの確信度の保存と再利用 電子情報通信学会論文誌 A,J81-A,3,397-407 1998/03 日本語
近藤正樹;小野寺秀俊;田丸啓吉 中間モデルを用いたモデル依存性の小さいMOSFETパラメータ抽出手法 電子情報通信学会論文誌 A,78,9,1133-1141 1995/09 日本語
森江隆史;小野寺秀俊;田丸啓吉 アナログ回路設計手順の保存・再利用化手法 電子情報通信学会論文誌 A,76,10,1457-1464 1993/10 日本語
小野寺秀俊;谷口陽;田丸啓吉 ビルディングブロックレイアウトのための分枝限定配置手法 電子情報通信学会論文誌 A,75,9,1487-1495 1992/09 日本語
音羽克則・安田岳雄・小野寺秀俊・田丸啓吉 CMOSオペアンプ自動設計システムOACにおける自動回路設計手法-回路構造と素子概略値の決定- 電子情報通信学会論文誌A,J74-A,2,277-286 1991/02 日本語
小野寺秀俊 アナログ回路の合成と最適化 電子情報通信学会論文誌 A,74,2,179-186 1991/02 日本語
小野寺秀俊;神原弘之;田丸啓吉 OAC:CMOSオペアンプ自動設計システム システム概要と評価 電子情報通信学会論文誌 A,73,1,67-76 1990/01 日本語
坂本守;小野寺秀俊;田丸啓吉 シフトコンパクション  シンボリックレイアウトの擬2次元的コンパクション手法 電子情報通信学会論文誌 A,72,8,1277-1286 1989/08 日本語
奥田亮輔;小野寺秀俊;田丸啓吉 HILDS  プロセス変更に耐える階層的シンボリックレイアウトシステム 電子情報通信学会論文誌 A,72,3,561-569 1989/03 日本語
小野寺秀俊;田丸啓吉 力学モデルに基づくブロック配置手法 電子情報通信学会論文誌 A,72,1,105-113 1989/01 日本語
奥田亮輔;小野寺秀俊;田丸啓吉 回路とレイアウトを対応づけたデータ表現とそれを用いたレイアウト設計手法 電子情報通信学会論文誌 A,71,12,2156-2162 1988/12 日本語
小野寺秀俊・立石哲夫・田丸啓吉 循環型スイッチトキャパシタA-D,D-A変換器 電子通信学会論文誌C,69,10,1359-1366 1986/10 日本語
小野寺秀俊・粟井郁男・中島将光・池上淳一 Nb<sub>2</sub>O<sub>5</sub>薄膜-LiTaO<sub>3</sub>基板導波路における導波-放射モード結合光変調器の実験(共著) 電子通信学会論文誌,J67-C/1,170-171 1984/01 日本語
小野寺秀俊・中島将光・粟井郁男・池上淳一 高変調度導波-放射モード結合型光変調器の解析(共著) 電子通信学会論文誌C,J64-C,4,288-295 1981/04 日本語
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences,E98-A,7,1455-1466 2015/07 英語
N. Kamae, A. Tsuchiya, H. Onodera A Forward/Reverse Body Bias Generator with Wide Supply-Range down to Threshold Voltage IEICE TRANSACTIONS on Electronics,98-C,6,504-511 2015/06 英語
K. Kishine, H. Inaba, H. Inoue, M. Nakamura, A. Tsuchiya, H. Katsurai, H. Onodera A Multi-Rate Burst-Mode CDR Using a GVCO With Symmetric Loops for Instantaneous Phase Locking in 65-nm CMOS IEEE Transactions on Circuits and Systems I,62,5,1288-1295 2015/05 英語
Bishnu Prasad Das and Hidetoshi Onodera Frequency-Independent Warning Detection Sequential for Dynamic Voltage and Frequency Scaling in ASICs IEEE Transactions on Very Large Scale Integration (VLSI) Sytems,22,12,2535-2548 2014/12 英語
Hiroaki Kounoura, Dawood Alnajjar, Yukio Mitsuyama, Hajime Shimada, Kazutoshi Kobayashi, Hiroyuki Kanbara, Hiroyuki Ochi, Takashi Imagawa, Kazutoshi Wakabayashi, Hasanori Hashimoto, Takao Onoye, Hidetoshi Onodera Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-Based Design and Its Irradiation Testing IEICE Trans. Fundamentals,E97-A,12,2518-2529 2014/12 英語
K.Zhang, J.Furuta, K.Kobayashi, H.Onodera Dependence of Cell Distance and Well-Contact Density on MCU Rates by Device Simulations and Neutron Experiments in a 65-nm Bulk Process IEEE Transactions on Nuclear Science,61,4 part1,1583-1589 2014/08 英語
K.Kobayashi, K.Kubota, M.Masuda, Y.Manzawa, J.Furuta, S.Kanda, H.Onodera A Low-Power and Area-Efficient Radiation-Hard Redundant Flip-Flop, DICE ACFF, in a 65 nm Thin-BOX FD-SOI IEEE Transaction on Nuclear Science,61,4 part1,1881-1888 2014/08 英語
A.K.M. Mahfuzul Islam and Hidetoshi Onodera Area-efficient reconfigurable ring oscillator for device and circuit level characterization of static and dynamic variations Japanese Journal of Applied Physics,53,4S,04EE08-1-04EE08-8 2014/04 英語
Bishnu Prasad Das, Hidetoshi Onodera On-chip Measurement of Rise/Fall Gate Delay Using Reconfigurable Ring Oscillator IEEE Transactions on Circuits and Systems II,61,3,183-187 2014/03 英語
S. Kim; A. Tsuchiya; H. Onodera Radiation-hardened PLL with a switchable dual modular redundancy structure IEICE Transactions on Electronics,E97-C,4,325-331 2014 英語
S. Kim; A. Tsuchiya; H. Onodera Analysis of radiation-induced clock-perturbation in phase-locked loop IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E96-A,3,768-776 2014 英語
N. Kamae; A. Tsuchiya; H. Onodera A body bias generator with low supply voltage forwithin-die variability compensation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E96-A,3,734-740 2014 英語
S. Fujimoto; A.K.M. Mahfuzul Islam; T. Matsumoto; H. Onodera Inhomogeneous ring oscillator for within-die variability and RTN characterization IEEE Transactions on Semiconductor Manufacturing,26,3,296-305 2013/08 英語
S. Nishizawa; H. Onodera A ring oscillator with calibration circuit for on-chip measurement of static IR-drop IEEE Transactions on Semiconductor Manufacturing,26,3,306-313 2013/08 英語
M. Masuda, K. Kubota, R. Yamamoto(KIT), J. Furuta(Kyoto Univ.), K. Kobayashi(KIT), and H. Onodera(Kyoto Univ.) A 65 nm Low-Power Adaptive-Coupling Redundant Flip-Flop IEEE Trans. on Nuclear Science, vol.60, no.4, pp. 2750-2755, DOI: 10.1109/TNS.2013.2245344,60,4,2750-2755 2013/08 英語
T. Matsumoto; K. Kobayashi; H. Onodera Impact of body-biasing technique on random telegraph noise induced delay fluctuation Japanese Journal of Applied Physics,52,4 2013/04 英語
J. Furuta; R. Yamamoto; K. Kobayashi; H. Onodera Effects of neutron-induced well potential perturbation for multiple cell upset of flip-flops in 65 nm IEEE Transactions on Nuclear Science,60,1,213-218 2013/02 英語
K. Zhang; J. Furuta; R. Yamamoto; K. Kobayashi; H. Onodera A radiation-hard redundant flip-flop to suppress multiple cell upset by utilizing the parasitic bipolar effect IEICE Transactions on Electronics,E96-C,4,511-517 2013 英語
A.K.M. Mahfuzul Islam; H. Onodera On-chip detection of process shift and process spread for post-silicon diagnosis and model-hardware correlation IEICE Transactions on Information and Systems,E96-D,9,1971-1979 2013 英語
S. Nishizawa; T. Ishihara; H. Onodera Standard cell structure with flexible P/N well boundaries for near-threshold voltage operation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E96-A,12,2499-2507 2013 英語
Mahfuzul, Islam A. K. M.; Tsuchiya, Akira; Kobayashi, Kazutoshi; Onodera, Hidetoshi Variation-Sensitive Monitor Circuits for Estimation of Global Process Parameter Variation IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING,25,4,571-580 2012/11 英語
Das, B. P.; Onodera, H. Area-efficient reconfigurable-array-based oscillator for standard cell characterisation IET CIRCUITS DEVICES & SYSTEMS,6,6,429-436 2012/11 英語
T. Matsumoto; H. Makino; K. Kobayashi; H. Onodera Multicore large-scale integration lifetime extension by negative bias temperature instability recovery-based self-healing Japanese Journal of Applied Physics,51,4 2012/04 英語
T. Kuboki; Y. Ohtomo; A. Tsuchiya; K. Kishine; H. Onodera Area-effective inductive peaking with interwoven inductor for high-speed laser-diode driver for optical communication system IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E95A,2,479-486 2012/02 英語
R. Yamamoto; C. Hamanaka; J. Furuta; K. Kobayashi; H. Onodera An area-efficient 65 nm radiation-hard dual-modular flip-flop to avoid multiple cell upsets IEEE Transactions on Nuclear Science,58,6,3053-3059 2011/12 英語
H. Onodera Dependable VLSI program in Japan - Program overview and the current status of dependable VLSI platform project Proceedings of the Asian Test Symposium,492-495 2011/11 英語
T. Matsumoto; H. Makino; K. Kobayashi; H. Onodera A 65 nm complementary metal-oxide-semiconductor 400 ns measurement delay negative-bias-temperature-instability recovery sensor with minimum assist circuit Japanese Journal of Applied Physics,50,4 PART 2 2011 英語
H. Onodera Message from the editor-in-chief IPSJ Transactions on System LSI Design Methodology,4,1- 2011 英語
C. Hamanaka; R. Yamamoto; J. Furuta; K. Kubota; K. Kobayashi; H. Onodera Variation-tolerance of a 65-nm error-hardened dual-modular-redundancy flip-flop measured by shift-register-based monitor structures IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E94-A,12,2669-2675 2011 英語
J. Furuta; K. Kobayashi; H. Onodera An area/delay efficient dual-modular flip-flop with higher SEU/SET immunity IEICE Transactions on Electronics,E93C,3,340-346 2010/03 英語
H. Sunagawa; H. Terada; A. Tsuchiya; K. Kobayashi; H. Onodera Effect of regularity-enhanced layout on variability and circuit performance of standard cells IPSJ Transactions on System LSI Design Methodology,3,130-139 2010 英語
H. Onodera IPSJ Transactions on System LSI Design Methodology: Message from the editor-in-chief IPSJ Transactions on System LSI Design Methodology,3,1- 2010 英語
T. Fukuoka; A. Tsuchiya; H. Onodera Statistical gate delay model for multiple input switching IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E92A,12,3070-3078 2009/12 英語
K. Kishine; H. Inaba; M. Nakamura; M. Nakamura; Y. Ohtomo; H. Onodera Low-jitter design method based on ω<sub>n</sub>-domain jitter analysis for 10Gbit/s clock and data recovery ICs Electronics Letters,45,16,808-U11 2009/07 英語
H. Onodera IPSJ Transactions on System LSI Design Methodology: Message from the editor-in-chief IPSJ Transactions on System LSI Design Methodology,2,1- 2009 英語
A. Tsuchiya; H. Onodera Patterned floating dummy fill for on-chip spiral inductor considering the effect of dummy fill IEEE Transactions on Microwave Theory and Techniques,56,12,3217-3222 2008/12 英語
H. Shinohara; K. Nii; H. Onodera Analytical model of static noise margin in CMOS SRAM for variation consideration IEICE Transactions on Electronics,E91C,9,1488-1500 2008/09 英語
M. Hashimoto; J. Yamaguchi; T. Sato; H. Onodera Timing analysis considering temporal supply voltage fluctuation IEICE Transactions on Information and Systems,E91D,3,655-660 2008/03 英語
H. Terada; T. Fukuoka; A. Tsuchiya; H. Onodera Accurate estimation of the worst-case delay in statistical static timing analysis IPSJ Transactions on System LSI Design Methodology,1,116-125 2008 英語
H. Onodera Welcome to TSLDM-A new open-access online journal from IPSJ IPSJ Transactions on System LSI Design Methodology,1,1- 2008 英語
M. Hashimoto; J. Yamaguchi; H. Onodera Timing analysis considering spatial power/ground level variation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E90A,12,2661-2668 2007/12 英語
H. Muta; H. Onodera Manufacturability-aware design of standard cells IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E90A,12,2682-2690 2007/12 英語
Kobayashi, Kazutoshi; Katsuki, Kazuya; Kotani, Manabu; Sugihara, Yuuri; Kume, Yohei; Onodera, Hidetoshi A 90 nm 48 x 48 LUT-based FPGA enhancing speed and yield utilizing within-die delay variations IEICE TRANSACTIONS ON ELECTRONICS,E90C,10,1919-1926 2007/10 英語
Tsuchiya, Akira; Hashimoto, Masanori; Onodera, Hidetoshi Optimal termination of on-chip transmission-lines for high-speed signaling IEICE TRANSACTIONS ON ELECTRONICS,E90C,6,1267-1273 2007/06 英語
Kuboki, Takeshi; Tsuchiya, Akira; Onodera, Hidetoshi Low-power design of CML driver for on-chip transmission-lines using impedance-unmatched driver IEICE TRANSACTIONS ON ELECTRONICS,E90C,6,1274-1281 2007/06 英語
K. Katsuki; M. Kotani; K. Kobayashi; H. Onodera A 90 nm LUT array for speed and yield enhancement by utilizing within-die delay variations IEICE Transactions on Electronics,E90C,4,699-707 2007/04 英語
A. Tsuchiya; M. Hashimoto; H. Onodera Interconnect RL extraction based on transfer characteristics of transmission-line IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E89A,12,3585-3593 2006/12 英語
T. Kanamoto; T. Ikeda; A. Tsuchiya; H. Onodera; M. Hashimoto Si-substrate modeling toward substrate-aware interconnect resistance and inductance extraction in SoC design IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E89A,12,3560-3568 2006/12 英語
K. Kobayashi; A. Higuchi; H. Onodera A leakage reduction scheme for sleep transistors with decoupling capacitors in the deep submicron era IEICE Transactions on Electronics,E89C,6,838-843 2006/06 英語
Y. Yuyama; A. Tsuchiya; K. Kobayashi; H. Onodera Alternate self-shielding for high-speed and reliable on-chip global interconnect IEICE Transactions on Electronics,E89C,3,327-333 2006/03 英語
H. Onodera Variability: Modeling and its impact on design IEICE Transactions on Electronics,E89C,3,342-348 2006/03 英語
H. Onodera; M. Ikeda; T. Ishihara; T. Isshiki; K. Inoue; K. Okada; S. Kajihara; M. Kaneko; H. Kawaguchi; S. Kimura; M. Kuga; A. Kurokawa; T. Sato; T. Shibuya; Y. Shiraishi; K. Takagi; A. Takahashi; Y. Takeuchi; N. Togawa; H. Tomiyama; Y. Nakamura; K. Hamaguchi; Y. Miura; S.-I. Minato; R. Yamaguchi; M. Yamada; Y. Yuminaka; T. Watanabe; M. Hashimoto; M. Miyazaki Special section on VLSI Design and CAD Algorithms IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E89-A,12,3377- 2006 英語
M. Hashimoto; T. Yamamoto; H. Onodera Statistical analysis of clock skew variation in H-tree structure IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E88A,12,3375-3381 2005/12 英語
T. Sato; M. Hashimoto; H. Onodera Successive pad assignment for minimizing supply voltage drop IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E88A,12,3429-3436 2005/12 英語
A. Muramatsu; M. Hashimoto; H. Onodera Effects of on-chip inductance on power distribution grid IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E88A,12,3564-3572 2005/12 英語
K. Kishine; H. Onodera Acquisition-time estimation for over 10 Gbit/s clock and data recovery ICs Electronics Letters,41,23,1273-1275 2005/11 英語
A. Tsuchiya; M. Hashimoto; H. Onodera Performance limitation of on-chip global interconnects for high-speed signaling IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E88A,4,885-891 2005/04 英語
K. Kobayashi; M. Aramoto; H. Onodera A resource-shared VLIW processor for low-power on-chip multiprocessing in the nanometer era IEICE Transactions on Electronics,E88C,4,552-558 2005/04 英語
T. Miyazaki; M. Hashimoto; H. Onodera A performance prediction of clock generation PLLs: A ring oscillator based PLL and an LC oscillator based PLL IEICE Transactions on Electronics,E88C,3,437-444 2005/03 英語
K. Okada; H. Onodera Statistical parameter extraction for intra- and inter-chip variabilities of metal-oxide-semiconductor field-effect transistor characteristics Japanese Journal of Applied Physics, Part 1: Regular Papers and Short Notes and Review Papers,44,1A,131-134 2005/01 英語
M. Hashimoto; H. Onodera Crosstalk noise optimization by post-layout transistor sizing IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E87A,12,3251-3257 2004/12 英語
K. Okada; H. Hoshino; H. Onodera Design optimization methodology for on-chip spiral inductors IEICE Transactions on Electronics,E87C,6,933-941 2004/06 英語
M. Hashimoto; Y. Yamada; H. Onodera Equivalent Waveform Propagation for Static Timing Analysis IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,23,4,498-508 2004/04 英語
A. Higuchi; K. Kobayashi; H. Onodera Instruction-level power estimation method by considering hamming distance of registers IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E87A,4,823-829 2004/04 英語
H. Sugawara; Y. Yokoyama; S. Gomi; H. Ito; K. Okada; H. Hoshino; H. Onodera; K. Masu Variable RF inductor on Si CMOS chip Japanese Journal of Applied Physics, Part 1: Regular Papers and Short Notes and Review Papers,43,4B,2293-2296 2004/04 英語
K. Kobayashi; H. Onodera A Comprehensive Simulation and Test Environment for Prototype VLSI Verification IEICE Transactions on Information and Systems,E87D,3,630-636 2004/03 英語
K. Kobayashi; R. Nakanishi; H. Onodera An Efficient Motion Estimation Algorithm Using a Gyro Sensor IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E87A,3,530-538 2004/03 英語
K. Okada; K. Yamaoka; H. Onodera Statistical Gate-Delay Modeling with Intra-Gate Variability IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86A,12,2914-2922 2003/12 英語
A. Tsuchiya; M. Hashimoto; H. Onodera Representative Frequency for Interconnect R(f)L(f)C Extraction IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86A,12,2942-2951 2003/12 英語
M. Hashimoto; M. Takahashi; H. Onodera Crosstalk Noise Estimation for Generic RC Trees IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86A,12,2965-2973 2003/12 英語
M. Hashimoto; Y. Hayashi; H. Onodera Experimental Study on Cell-Base High-Performance Datapath Design IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86A,12,3204-3207 2003/12 英語
K. Okada; H. Onodera Realistic delay calculation based on measured intra-chip and inter-chip variabilities with the size dependence IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86A,4,746-751 2003/04 英語
M. Hashimoto; H. Onodera Increase in delay uncertainty by performance optimization IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E85A,12,2799-2802 2002/12 英語
岡田健一;小野寺秀俊 Design Technologies and Design Automation of Electronic Systems. Statistical Modeling of MOS Transistors with Intra-chip Variability. 情報処理学会論文誌,43,5,1330-1337 2002/05 英語
M. Hashimoto; H. Onodera Post-layout transistor sizing for power reduction in cell-base design IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E84A,11,2769-2777 2001/11 英語
Yasuda, T; Fujita, H; Onodera, H A dynamically phase adjusting PLL for improvement of lock-up performance IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES,E84A,11,2793-2801 2001/11 英語
T. Fujita; H. Onodera A hierarchical statistical optimization method driven by constraint generation based on mahalanobis\\' distance IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E84A,3,727-734 2001/03 英語
K. Okada; H. Onodera Statistical modeling of device characteristics with systematic variability IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E84-A,2,529-536 2001/02 英語
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著者名 タイトル 書誌情報等 年月 査読の有無 言語
Takashi Matsumoto, Kazutoshi Kobayashi, and Hidetoshi Onodera The Impact of RTN-induced Temporal Performance Fluctuation against Static Performance Variation Proceedings of the 2017 IEEE Electron Devices Technology and Manufacturing,31-32 2017/03 英語
A.K.M. Mahfuzul Islam, Tatsuya Nakai, Hidetoshi Onodera A Statistical Modeling Methodology of RTN Gate Size Dependency Based on Skewed Ring Oscillators Proceedings of the 2017 IEEE International Conference on Microelectronic Test Structures,159-164 2017/03 英語
N. Banno, M. Tada, K. Okamoto, N. Iguchi, T. Sakamoto, H. Hada, H. Ochi, H. Onodera, M. Hashimoto, T. Sugibayashi 50x20 Crossbar Switch Block (CSB) with Two-Varistors (a-Si/SiN/a-Si) selected Complementary Atom Switch for a highly-dense Reconfigurable Logic 2016 International Electron Devices Meeting,16.4.1-16.4.4 2016/12 英語
H-Y Su, B-S Wang, S-Y Hsieh, Y-L L,\i, I-H Wu, C-C Wu, W-C Shih, Hidetoshi Onodera, Masanori Hashimoto Efficient Standard Cell Layout Synthesis Algorithm Considering Various Driving Strengths The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016),129-134 2016/10 英語
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Processor Architecture Integrating Voltage Scalable On-Chip Memories for Individual Tracking of Minimum Energy Points in Logic and Memory The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016),36-41 2016/10 英語
Kei Yoshizawa, Tohru Ishihara Hidetoshi Onodera Comparison of Area-Delay-Energy Characteristics between General Purpose Processors and Dedicated Hardwares for Embedded Applications The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016),329-334 2016/10 英語
Shu Hokimoto, Tohru Ishihara, Hidetoshi Onodera Minimum Energy Point Tracking under a Wide Range of PVT Conditions ,323-328 2016/10 英語
Tadashi Kishimoto, Hidetoshi Onodera On-Chip Temperature Sensing using a Reconfigurable Ring Oscillator The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016),274-279 2016/10 英語
Shu Hokimoto, Tohru Ishihara, Hidetoshi Onodera Minimum Energy Point Tracking Using Combined Dynamic Voltage Scaling and Adaptive Body Biasing IEEE International System-on-Chip Conference,1-6 2016/09 英語
Azusa Oshima, Takuya Komawaki, Kazutoshi Kobayashi, Ryo Kishida, Pieter Weckx, Ben Kaczer, Takashi Matsumoto, and Hidetoshi Onodera Physical-Based RTN Modeling of Ring Oscillators in 40-nm SiON and 28-nm HKMG by Bimodal Defect-Centric Behaviors 2016 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD),327-330 2016/09 英語
Fully Digital On-Chip Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) 2016 2016/09 英語
Junshi Hotate, Takashi Kishimoto, Toshiki Higashi, Hiroyuki Ochi, Ryutaro Doi, Munehiro Tada, Tadahiko Sugibayashi, Kazutoshi Wakabayashi, Hidetoshi Onodera, Yukio Mitsuyama, Masanori Hashimoto A Highly-dense Mixed Grained Reconfigurable Architecture with Overlay Crossbar Interconnect using Via-switch Proceedings of the 26th International Conference on Field-Programmable Logic and Applications (FPL 2016),272-275 2016/08 英語
A.K.M. Mahfuzul Islam, Tatsuya Nakai, and Hidetoshi Onodera Statistical Analysis and Modeling of Random Telegraph Noise Based on Gate Delay Variation Measurement 2016 International Conference on Microelectronic Test Structures (ICMTS),82-87 2016/03 英語
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Variability- and Correlation-Aware Logical Effort for Near-Threshold Circuit Design 17th International Symposium on Quality Electronic Design (ISQED),18-23 2016/03 英語
Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region 21st Asia and South Pacific Design Automation Conference (ASP-DAC),691-696 2016/01 英語
A.K.M. Mahfuzul Islam and Hidetoshi Onodera On-chip Monitoring and Compensation Scheme with Fine-grain Body Biasing for Robust and Energy-Efficient Operations Proc. of 2016 Asia and South-Pacific Design Automation Conference,403-409 2016/01 英語
N. Banno, M.Tada, K. Okamoto, N. Iguchi, T. Sakamoto, M. Miyamura1, Y. Tsuji, H. Hada, H. Ochi, H. Onodera, M. Hashimoto, T. Sugibayashi A Novel Two-Varistors (a-Si/SiN/a-Si) selected Complementary Atom Switch (2V-1CAS) for Nonvolatile Crossbar Switch with Multiple Fan-outs 2015 International Electron Devices Meeting,2.5.1-2.5.4 2015/12 英語
Shinsuke Nakano, Masafumi Nogawa, Hideyuki Nosaka, Akira Tsuchiya, Hidetoshi Onodera, Shunji Kimura A 25-Gb/s 480-mW CMOS Modulator Driver Using Area-Efficient 3D Inductor Peaking IEEE Asian Solid-State Circuits Conference,1-4 2015/11 英語
ONODERA Hidetoshi Dependable VLSI Platform with Variability and Soft-Error Resilience Proceedings of the 2015 International Conference on Integrated Circutis, Design, and Verification,102-103 2015/08 英語
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N. Kamae, A.K.M. Mahfuzul Islam, A. Tsuchiya, H. Onodera Energy reduction by built-in body biasing with single supply voltage operation International Symposium on Quality Electronic Devices,181-185 2015/03 英語
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D. Alnajjar; H. Konoura; Y. Mitsuyama; H. Shimada; K. Kobayashi; H. Kanbara; H. Ochi; T. Imagawa; S. Noda; K. Wakabayashi; M. Hashimoto; T. Onoye; H. Onodera Reliability-configurable mixed-grained reconfigurable array supporting C-to-array mapping and its radiation testing Proceedings of the 2013 IEEE Asian Solid-State Circuits Conference, A-SSCC 2013,313-316 2013/11 英語
A.K.M. Mahfuzul Islam, and Hidetoshi Onodera Area-efficient Reconfigurable Ring Oscillator for Characterization of Static and Dynamic Variations International Conference on Solid State Devices and Materials 2013/09 英語
H. Onodera; Y.K. Cao AMS verification in advanced technologies Proceedings of the Custom Integrated Circuits Conference 2013/09 英語
Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera (Kyoto Univ.) Analysis and Comparison of XOR Cell Structures for Low Voltage Circuit Design Proc. of 2013 International Symposium on Quality Electronic Design (ISQED), pp.719-725,703-708 2013/03 英語
T. Kuboki; Y. Ohtomo; A. Tsuchiya; K. Kishine; H. Onodera A 25-Gb/s LD driver with area-effective inductor in a 0.18-μm CMOS Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,105-106 2013/01 英語
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A. Tsuchiya; H. Onodera Impact of skin effect on loss modeling of on-chip transmission-line for terahertz integrated circuits IMFEDK 2013 - 2013 International Meeting for Future of Electron Devices, Kansai,106-107 2013 英語
M. Kondo; S. Nishizawa; T. Ishihara; H. Onodera A standard cell optimization method for near-threshold voltage operations Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics),7606 LNCS,32-41 2013 英語
T. Amagai; A. Tsuchiya; S. Nakano; M. Nogawa; H. Koizumi; H. Onodera A slow-wave transmission line with thin pillars for millimeter-wave CMOS 2013 17th IEEE Workshop on Signal and Power Integrity, SPI 2013 2013 英語
J. Furuta; K. Kobayashi; H. Onodera Impact of cell distance and well-contact density on neutron-induced Multiple Cell Upsets IEEE International Reliability Physics Symposium Proceedings,6C.3.1-6C.3.4 2013 英語
S.N. Kim; A. Tsuchiya; H. Onodera Perturbation-immune radiation-hardened PLL with a switchable DMR structure Proceedings of the 2013 IEEE 19th International On-Line Testing Symposium, IOLTS 2013,128-132 2013 英語
Norihiro Kamae, Akira Tsuchiya, Hidetoshi Onodera(Kyoto University) A Body Bias Generator Compatible with Cell-based Design Flow for Within-die Variability Compensation Proc. of the IEEE Asian Solid-State Circuits Conference(A-SSCC) 2012, pp.389-392 2012/11 英語
SinNyong Kim, Akira Tsuchiya, Hidetoshi Onodera(Kyoto University) Modeling of Single-Event Failures in Divider and PFD of PLL based on Jitter Analysis Proc. of the conference on Radiation and its Effects on Components and Systems(RADECS) 2012/09 英語
Nishimura Shohei, Matsumoto Takashi(Kyoto University), Kobayashi Kazutoshi(KIT), Onodera Hidetoshi(Kyoto University) Impact on delay due to random telegraph noise under low voltage operation in logic circuits Proc. of 2012 International Conference on Solid State Devices and Materials (SSDM2012), pp.170-171 2012/09 英語
Masahiro Kondo, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera(Kyoto University) A Standard Cell Optimization Method for Near-Threshold Voltage Operations Proc. of the International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) 2012 2012/09 英語
J. Furuta(Kyoto University), R. Yamamoto, K. Kobayashi(KIT), and H. Onodera(Kyoto University) Effects of Neutron-Induced Well Potential Perturbation for Multiple Cell Upset of Flip-Flops in 65 nm Nuclear and Space Radiation Effects Conference (NSREC) 2012/07 英語
A. Tsuchiya; H. Onodera Impact of radiation loss in on-chip transmission-line for terahertz applications 2012 IEEE 16th Workshop on Signal and Power Integrity, SPI 2012 - Proceedings,125-128 2012 英語
I.A.K.M. Mahfuzul; N. Kamae; T. Ishihara; H. Onodera A built-in self-adjustment scheme with adaptive body bias using P/N-sensitive digital monitor circuits Proceedings - 2012 IEEE Asian Solid-State Circuits Conference, A-SSCC,101-104 2012 英語
I.A.K.M. Mahfuzul; H. Onodera On-chip detection of process shift and process spread for silicon debugging and model-hardware correlation Proceedings of the Asian Test Symposium,350-354 2012 英語
S. Nishizawa; T. Ishihara; H. Onodera A flexible structure of standard cell and its optimization method for near-threshold voltage operation Proceedings - IEEE International Conference on Computer Design: VLSI in Computers and Processors,235-240 2012 英語
K. Zhang; R. Yamamoto; J. Furuta; K. Kobayashi; H. Onodera Parasitic bipolar effects on soft errors to prevent simultaneous flips of redundant flip-flops IEEE International Reliability Physics Symposium Proceedings,5B.2.1-5B.2.4 2012 英語
J. Furuta; R. Yamamoto; K. Kobayashi; H. Onodera Evaluation of parasitic bipolar effects on neutron-induced SET rates for logic gates IEEE International Reliability Physics Symposium Proceedings,SE.5.1-SE.5.5 2012 英語
S. Fujimoto; I.A.K.M. Mahfzul; T. Matsumoto; H. Onodera Inhomogeneous ring oscillator for WID variability and RTN characterization IEEE International Conference on Microelectronic Test Structures,25-30 2012 英語
S. Nishizawa; H. Onodera Ring oscillator with calibration circuit for accurate on-chip IR-drop measurement IEEE International Conference on Microelectronic Test Structures,3-8 2012 英語
T. Kuboki; Y. Ohtomo; A. Tsuchiya; K. Kishine; H. Onodera A 16Gb/s area-efficient LD driver with interwoven inductor in a 0.18μm CMOS Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,561-562 2012 英語
T. Matsumoto; K. Kobayashi; H. Onodera Impact of random telegraph noise on CMOS logic delay uncertainty under low voltage operation Technical Digest - International Electron Devices Meeting, IEDM,2012,25.6.1-25.6.4-584 2012 英語
Bishnu Prasad Das, Hidetoshi Onodera Reconfigurable Array-Based Area-Efficient Test Structure for Standard Cell Characterization Proceedings of 2011 International Workshop on RTL and Higl Level Testing, pp.113-118 2011/11 英語
Takashi Matsumoto, Hiroaki Makino, Kazutoshi Kobayashi and Hidetoshi Onodera Multi-core LSI Lifetime Extension by NBTI-Recovery-bases Self-healing Proceedings of International Conference on Solid State Devices and Materials, pp.1045-1046 2011/09 英語
R. Yamamoto, C. Hamanaka(Kyoto Institute of Technology), J. Furuta(Kyoto University), K. Kobayashi(Kyoto Institute of Technology), and H. Onodera(Kyoto University) An Area-efficient 65 nm Radiation-Hard Dual-Modular Flip-Flop to Avoid Multiple Cell Upsets IEEE Nuclear and Space Radiation Effects Conference 2011/07 英語
S. Miyawaki; M. Nakamura; A. Tsuchiya; K. Kishine; H. Onodera A 10.3Gbps transimpedance amplifier with mutually coupled inductors in 0.18-μm CMOS 2011 International SoC Design Conference, ISOCC 2011,223-226 2011 英語
A. Tsuchiya; T. Kuboki; Y. Ohtomo; K. Kishine; S. Miyawaki; M. Nakamura; H. Onodera Bandwidth enhancement for high speed amplifier utilizing mutually coupled on-chip inductors 2011 International SoC Design Conference, ISOCC 2011,36-39 2011 英語
N. Kamae; A. Tsuchiya; H. Onodera An area effective forward/reverse body bias generator for within-die variability compensation 2011 Proceedings of Technical Papers: IEEE Asian Solid-State Circuits Conference 2011, A-SSCC 2011,217-220 2011 英語
J. Furuta; R. Yamamoto; K. Kobayashi; H. Onodera Correlations between well potential and SEUs measured by well-potential perturbation detectors in 65nm 2011 Proceedings of Technical Papers: IEEE Asian Solid-State Circuits Conference 2011, A-SSCC 2011,209-212 2011 英語
A. Tsuchiya; H. Onodera Gradient resistivity method for numerical evaluation of anomalous skin effect 2011 IEEE 15th Workshop on Signal Propagation on Interconnects, SPI 2011 - Proceedings,139-142 2011 英語
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K. Kobayashi; Y. Kume; C.L. Ngo; Y. Sugihara; H. Onodera A variation-aware constant-order optimization scheme utilizing delay detectors to search for fastest paths on FPGAs Proceedings - 2008 International Conference on Field Programmable Logic and Applications, FPL,107-112 2008 英語
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K. Kobayashi; M. Kotani; K. Katsuki; Y. Takatsukasa; K. Ogata; Y. Sugihara; H. Onodera A yield and speed enhancement technique using reconfigurable devices against within-die variations on the nanometer regime Proceedings - 2006 International Conference on Field Programmable Logic and Applications, FPL,625-628 2006 英語
A. Tsuchiya; M. Hashimoto; H. Onodera Interconnect RL extraction at a single representative frequency Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,2006,515-520 2006 英語
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M. Hashimoto; A. Tsuchiya; A. Shinmyo; H. Onodera Performance prediction of on-chip high-throughput global signaling IEEE Topical Meeting on Electrical Performance of Electronic Packaging,2005,79-82 2005 英語
A. Tsuchiya; M. Hashimoto; H. Onodera Substrate loss of on-chip transmission-lines with power/ground wires in lower layer Proceedings - 9th IEEE Workshop on Signal Propagation on Interconnects, SPI 2005,2005,201-202 2005 英語
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M. Hashimoto; J. Yamaguchi; T. Sato; H. Onodera Timing analysis considering temporal supply voltage fluctuation Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,2,1098-1101 2005 英語
A. Shinmyo; M. Hashimoto; H. Onodera Design and measurement of 6.4 Gbps 8:1 multiplexer in 0.18μm CMOS process Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,2,D9-D10 2005 英語
K. Kobayashi; M. Aramoto; Y. Yuyama; A. Higuchi; H. Onodera A resource-shared VLIW processor architecture for area-efficient on-chip multiprocessing Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,1,619-622 2005 英語
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M. Hashimoto; J. Yamaguchi; H. Onodera Timing analysis considering spatial power/ground level variation IEEE/ACM International Conference on Computer-Aided Design, Digest of Technical Papers, ICCAD,814-820 2004 英語
A. Tsuchiya; Y. Gotoh; M. Hashimoto; H. Onodera Performance limitation of on-chip global interconnects for high-speed signaling Proceedings of the Custom Integrated Circuits Conference,489-492 2004 英語
M. Hashimoto; A. Tsuchiya; H. Onodera On-chip global signaling by wave pipelining IEEE Topical Meeting on Electrical Performance of Electronic Packaging,311-314 2004 英語
A. Shinmyo; M. Hashimoto; H. Onodera Design and optimization of CMOS current mode logic dividers Proceedings of 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits,434-435 2004 英語
Y. Yuyama; M. Aramoto; K. Kobayashi; H. Onodera RTL/ISS CO-modeling methodology for embedded processor using systemc Proceedings - IEEE International Symposium on Circuits and Systems,5,V-305-V-308 2004 英語
M. Hashimoto; K. Fujimori; H. Onodera Automatic generation of standard cell library in VDSM technologies Proceedings - 5th International Symposium on Quality Electronic Design, ISQUED 2004,36-41 2004 英語
T. Miyazaki; M. Hashimoto; H. Onodera A performance comparison of PLLs for clock generation using ring oscillator VCO and LC oscillator in a digital CMOS process Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,545-546 2004 英語
A. Tsuchiya; M. Hashimoto; H. Onodera Representative frequency for interconnect R(f)L(f)C extraction Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,691-696 2004 英語
Y. Yuyama; M. Aramoto; K. Kobayashi; H. Onodera An SoC architecture and its design methodology using unifunctional heterogeneous processor array Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,737-742 2004 英語
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Tomohiro Fujita; Hidetoshi Onodera Statistical delay calculation with vector synthesis model Proceedings - IEEE International Symposium on Circuits and Systems,5,V-473-V-476 2000 英語
Masanori Hashimoto; Hidetoshi Onodera Performance optimization method by gate sizing using statistical static timing analysis Proceedings of the International Symposium on Physical Design,111-116 2000 英語
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Masanori Hashimoto; Hidetoshi Onodera; Keikichi Tamaru Power optimization method considering glitch reduction by gate sizing Proceedings of the International Symposium on Low Power Design,221-226 1998 英語
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Hidetoshi Onodera; Akio Hirata; Teruo Kitamura; Keikichi Tamaru P2Lib: Process-portable library and its generation system Proceedings of the Custom Integrated Circuits Conference,341-344 1997 英語
K. Kobayashi; M. Kinoshita; M. Takeuchi; H. Onodera; K. Tamaru Functional memory type parallel processor for vector quantization Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,665-666 1997 英語
Masaki Kondo; Hidetoshi Onodera; Keikichi Tamara Current mode cyclic A/D converter with a 0.8 μm CMOS process Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,683-684 1997 英語
Akio Hirata; Hidetoshi Onodera; Keikichi Tamaru Estimation of short-circuit power dissipation and its influence on propagation delay for static CMOS gates Proceedings - IEEE International Symposium on Circuits and Systems,4,751-754 1996 英語
Kazuhisa Okada; Hidetoshi Onodera; Keikichi Tamaru Global routing algorithm for analog circuits using a resistor array model Proceedings - IEEE International Symposium on Circuits and Systems,4,667-670 1996 英語
G. Chen; H. Onodera; K. Tamaru Timing and power optimization by gate sizing considering false path Proceedings of the IEEE Great Lakes Symposium on VLSI,154-159 1996 英語
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Kazutoshi Kobayashi; Hidetoshi Onodera; Keikichi Tamaru Bit-parallel block-parallel functional memory type parallel processor LSI for fast addition and multiplication IEEE Symposium on VLSI Circuits, Digest of Technical Papers,61-62 1995 英語
Masaki Kondo; Hidetoshi Onodera; Keikichi Tamaru Model-adaptable MOSFET parameter extraction method using a common intermediate model Proceedings of the Annual IEEE International ASIC Conference and Exhibit,323-326 1994 英語
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Takashi Morie; Hidetoshi Onodera; Keikichi Tamaru System for analog circuit design that stores and re-uses design procedures Proceedings of the Custom Integrated Circuits Conference,13.4.1-13.4.4 1993 英語
H. Onodera; K. Tamaru Analog circuit placement - Branch-and-bound placement with shape optimization Proceedings of the Custom Integrated Circuits Conference,11.5.1-11.5.6 1992 英語
Hidetoshi Onodera; Yo Taniguchi; Keikichi Tamaru Branch-and-bound placement for building block layout Proceedings - Design Automation Conference,433-439 1991 英語
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Hidetoshi Onodera; Kiyoshi Takeshita; Keikichi Tamaru Hardware architecture for Kohonen network Proceedings - IEEE International Symposium on Circuits and Systems,2,1073-1077 1990 英語
R. Okuda, T. Sato, H. Onodera, K. Tamaru An Efficient Algorithm for Layout Compaction Problem with Symmetry Constraints Proc. of International Conference on Computer-Aided Design,/,148-151 1989 英語
H. Onodera; M. Sakamoto; T. Kurihara; K. Tamaru Step by step placement strategies for building block layout Proceedings - IEEE International Symposium on Circuits and Systems,2,921-926 1989 英語
H. Onodera; H. Kanbara; K. Tamaru Operational amplifier compilation with performance optimization Proceedings of the Custom Integrated Circuits Conference,17.4.1-17.4.6 1989 英語
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H. Onodera, M. Nakajima High-Efficiency Light Modulator Using Guided-to-Radiation Mode Coupling (共著) Sino-Japanese Joint Meeting on Optical Fiber Science and Electromagnetic Theory,/,183-188 1985 英語
Hidetoshi Onodera; Keikichi Tamaru CYCLIC ANALOG-TO-DIGITAL CONVERTER USING SWITCHED CAPACITOR INTEGRATOR. Proceedings - IEEE International Symposium on Circuits and Systems,333-336 1985 英語
H. Onodera; I. Awai; M. Nakajima; J. Ikenoue EXPERIMENT ON LIGHT INTENSITY MODULATION BASED ON GUIDED-TO-RADIATION MODE COUPLING IN HETERO-STRUCTURE THIN FILM WAVEGUIDE. IEEE MTT-S International Microwave Symposium Digest,525-527 1981 英語
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論文 > 国内学会
(文系研究者の一般的な論文集への寄稿や単行本の分担執筆などは「著書等」を参照してください)
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岸本真、石原亨、小野寺秀俊 回路トポロジー可変なリングオシレータを用いたプロセス変動量と動作温度の推定方法 情報処理学会DAシンポジウム2016論文集,175-180 2016/09 日本語
保木本修、石原亨、小野寺秀俊 プロセッサにおける電源電圧と基板電圧の同時調節によるエネルギー最小点追跡手法 情報処理学会DAシンポジウム2016論文集,169-174 2016/09 日本語
吉澤慶、石原亨、小野寺秀俊 組み込みアプリケーションにおける汎用プロセッサと専用ハードウェアの性能解析-消費エネルギーと処理速度および回路規模の定量的評価 情報処理学会DAシンポジウム2016論文集,103-108 2016/09 日本語
長岡悠太、石原亨、小野寺秀俊 低電圧動作に適したマルチプレクサツリー構成法 情報処理学会DAシンポジウム2016論文集,97-102 2016/09 日本語
塩見準、石原亨、小野寺秀俊 広範囲な動作性能領域においてエネルギー最小点追跡を可能にするオンチップメモリ 情報処理学会DAシンポジウム2016論文集,91-96 2016/09 日本語
Takashi Sato and Hidetoshi Onodera Circuit Aging - Measurement Techniques IEEE International Reliability Physics Symposium,Monday Tutorial,TU2-6 2016/04 英語
小野寺 秀俊 IoT時代の設計課題 信学技報,115,477,ICD2015-129 2016/03 日本語
藤原将倫、土谷亮、中野慎介、野河正史、野坂秀之、小野寺秀俊 インバータ増幅段によるレギュレーティッドカスコード型トランスインピーダンスアンプの広帯域化 電子情報通信学会技術報告,477,229-233 2016/03 日本語
塩見準,石原亨,小野寺秀俊 統計的タイミングモデルに基づくニアスレッショルド回路のゲートサイジング 情報処理学会DAシンポジウム2015論文集,137-142 2015/08/27 日本語
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塩見準,石原亨,小野寺秀俊 ニアスレッショルド回路設計のための基本定理 電子情報通信学会技術研究報告,VLD2014-172,109-114 2015/03/03 日本語
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Islam A.K.M. Mahfuzul、小野寺秀俊 チップ間およびチップ内ばらつきを評価可能な再構成可能遅延モニタ回路 DAシンポジウム2013,121-126 2013/08 日本語
修 斉、石原 亨、小野寺秀俊 電源電圧・閾値電圧・パイプライン段数の同時スケーリングによるプロセッサのエネルギー高効率化設計手法 DAシンポジウム2013,145-150 2013/08 日本語
SinNyoung KIM, Akira Tsuchiya, Hidetoshi Onodera Analysis of Radiation-Induced Timing Vulnerability on Phase-locked Loops DAシンポジウム2013,73-78 2013/08 日本語
松本高士、小林和淑、小野寺秀俊 ランダム・テレグラフ・ノイズが低電圧CMOS論理回路の遅延ゆら ぎに及ぼす影響 応用物理学会分科会 シリコンテクノロジー,154,27-30 2013/01/30 日本語
松本高士, 小林和淑, 小野寺秀俊 ランダム・テレグラフ・ノイズに起因した組合せ回路遅延ゆらぎに対する基板バイアスの影響 デザインガイア2012, 信学技報,112,320,63-68 2012/11/26 日本語
松本高士;小林和淑;小林和淑;小野寺秀俊;小野寺秀俊 NBTI・RTNが論理回路およびSRAMの信頼性に与える影響について 情報処理学会シンポジウム論文集,2012,5,151-156 2012/08/22 日本語
釡江典裕、土谷亮、小野寺秀俊(京都大学) チップ内基板バイアス生成回路のモジュール化設計 情報処理学会DAシンポジウム2012論文集, pp.55-60 2012/08 日本語
Islam A.K.M Mahfuzul、釡江典裕、石原亨、小野寺秀俊(京都大学) 完全ディジタル型のP/Nばらつきの自律補償回路 情報処理学会DAシンポジウム2012論文集, pp.43-48 2012/08 日本語
松本高士(京都大学)、小林和淑(京都工芸繊維大学)、小野寺秀俊(京都大学) LSI信頼性へのRTN・NBTIの影響と特性補償技術について LSIとシステムのワークショップ 2012/05 日本語
土谷 亮、小野寺 秀俊 伝送線路の損失に対する異常表皮効果の影響 電子情報通信学会技術報告(マイクロ波), MW2011-139,MW2011-139 (2011-12),77-81 2011/12/16 日本語
山本亮輔、 濱中力(京都工芸繊維大学)、 古田潤(京都大学)、 小林和淑(京都工芸繊維大学)、 小野寺秀俊(京都大学) MCUに強靭な耐ソフトエラーフリップフロップ 電子情報通信学会技術報告(集積回路設計), ICD2011-129,ICD2011-129 2011/12/16 日本語
松本高士、 牧野紘明(京都大学)、 小林和淑(京都工芸繊維大学)、 小野寺秀俊(京都大学)) NBTI回復現象を利用したマルチコアLSIの自己特性補償法 電子情報通信学会技術報告(集積回路設計), ICD2011-92,ICD2011-92,59-63 2011/11/29 日本語
北島和彦、小野寺秀俊 チップ内ばらつき耐性を高めたフリップフロップの設計手法 DAシンポジウム2011年論文集, pp.183-18 2011/09/01 日本語
古田潤(京都大)、 濱中力、 小林和淑(京都工繊大)、 小野寺秀俊(京都大) 寄生バイポーラ効果を考慮したソフトエラーによる一過性パルスのモデル化と評価 DAシンポジウム2011年論文集, pp.81-86 2011/08/31 日本語
西澤真一(京都大)、 小林和淑(京都工繊大)、 小野寺秀俊(京都大) パッケージとの接続抵抗を考慮したチップ内電源ネットワークの構成手法 DAシンポジウム2011年論文集, pp.45-50 2011/08/31 日本語
増田政基、 岡田翔伍、 山本亮輔(京都工芸繊維大学)、 古田潤(京都大学)、 小林和淑(京都工芸繊維大学)、 小野寺秀俊(京都大学) スタンダードセルベースASICにおける多重化フリップフロップのソフトエラー耐性の評価 回路とシステムワークショップ講演論文集 2011/08/11 日本語
金 信寧、土谷 亮、 小野寺 秀俊 Evaluation of future PLL performance by predictive model card reflecting ITRS technology scaling DAシンポジウム2011年論文集,105-110 2011/08 日本語
松本高士、牧野裕明(京都大)、小林和淑(京都工繊大)、小野寺秀俊(京都大) トランジスタレベルでの経年劣化補償技術におけるNBTI回復特性の利用について LSIとシステムのワークショップ 2011 2011/05/18 日本語
松本高士、牧野裕明(京都大)、小林和淑(京都工繊大)、小野寺秀俊(京都大) トランジスタレベルでの経年劣化補償技術におけるNBTI回復特性の利用について LSIとシステムのワークショップ 2011 2011/05/17 日本語
小野寺秀俊 ロバストファブリックを用いたディペンダブルVLSIプラットフォーム LSIとシステムのワークショップ 2011 2011/05 日本語
小野寺秀俊 More Mooreに立ちはだかるCMOSばらつきの理解に向けて 信学技報VLD2010-124,110,432,49-49 2011/03/02 日本語
松本高士、牧野紘明(京都大学)、小林和淑(京都工芸繊維大学)、小野寺秀俊(京都大学) 測定時の劣化の影響を除去した高速NBTI回復特性センサーの検討 電子情報通信学会技術報告(集積回路設計) 2010/12/16 日本語
伊東恭佑、松本高士、小林和淑、小野寺秀俊 組み合わせ回路におけるランダム・テレグラフ・ノイズの影響の評価 DAシンポジウム2010年論文集,99-104 2010/09 日本語
藤本秀一、Islam A.K.M. Mahfuzul、西澤真一、小野寺秀俊 チップ内ばらつきの成分解析手法 DAシンポジウム2010年論文集,215-220 2010/09 日本語
北島和彦、砂川洋輝、土谷亮、小野寺秀俊 レイアウト制約が性能と製造性に与える影響 DAシンポジウム2010年論文集,221-226 2010/09 日本語
古田潤、小林和淑、小野寺秀俊 バッファチェインにおけるパルス幅縮小現象を利用したSETパルス幅測定回路 DAシンポジウム2010年論文集,233-238 2010/09 日本語
濱中力(京都工芸繊維大学)、古田潤、牧野紘明(京都大学)、小林和淑(京都工芸繊維大学)、小野寺秀俊(京都大学) 基板バイポーラ効果によるSEUとMCUの発生機構の検討 電子情報通信学会 VLSI設計技術研究会 2010/03/10 日本語
奥村 佳弘、中村 誠、岸根 桂路、土谷 亮、小野寺 秀俊 相互結合インダクタを用いたTIA帯域向上手法 電子情報通信学会技術報告書,157-161 2009/12/15 日本語
古田 潤, 小林 和淑, 小野寺 秀俊 高いSEU/SET耐性を持つ省面積・低遅延二重化フリップフロップ 第22回回路とシステム軽井沢ワークショップ,456-461, 2009 日本語
Islam A.K.M. Mahfuzul、土谷亮、小林和淑、小野寺秀俊 遅延モニタ回路によるプロセス変動量の推定 DAシンポジウム2009 ,127-132, 2009 日本語
小野寺秀俊 ばらつき考慮設計に向けて 電子情報通信学会技術研究報告 ICD2008-73,83-88 2008/11/18 日本語
久米洋平、杉原有理、Ngo Cam Lai、小林和淑、小野寺秀俊 遅延比較器を用いた低コストなFPGAの速度・歩留まり向上手法 電子情報通信学会技術報告,VLD2007-163,ICD-2007-186,41-46 2008/03/07 日本語
久米洋平、杉原有理、香月和也、小林和淑、小野寺秀俊 チップ内ばらつきを利用して歩留まりと速度を向上させるFPGA 第11回システムLSIワークショップ予稿集,278-280 2007/11/20 日本語
杉原有理、久米洋平、小林和淑、小野寺秀俊 ランダムばらつきを利用したトラック入れ替えによるFPGAの速度と歩留まり向上 電子情報通信学会技術報告(RECONF2007-34),107,340,13-18 2007/11/20 日本語
杉原有理;小林和淑;小野寺俊秀 配線自由度によるばらつきを利用したFPGAの速度向上 情報処理学会シンポジウム論文集,2007,7,139-144 2007/08 日本語
土谷 亮;小野寺 秀俊 ダミーフィルがオンチップ配線の高周波特性に与える影響の解析的評価手法 (第20回 回路とシステム軽井沢ワークショップ論文集) -- (デバイスモデリング) 回路とシステム軽井沢ワークショップ論文集,20,19-22 2007/04/23 日本語
土谷 亮、小野寺 秀俊 ダミーフィルがオンチップ配線の高周波特性に与える影響の解析的評価手法 第20回 回路とシステム軽井沢ワークショップ,19-22 2007/04 日本語
福岡孝之、土谷 亮、小野寺秀俊 同時スイッチングの影響を考慮した統計的遅延解析 DAシンポジウム2007,13-18, 2007 日本語
尾形幸亮、小谷学、香月和也、小林和淑、小野寺秀俊 FPGAのチップ内ばらつきを利用した再配置による高速化の検討 信学技報リコンフィギャラブルシステム,106,50(RECONF2006-14),19-24 2006/05/19 日本語
小野寺 秀俊 DFM ばらつきを克服する設計技術 回路とシステム軽井沢ワークショップ論文集,19,565-570 2006/04/24 日本語
土谷 亮;小野寺 秀俊 オンチップ長距離高速信号伝送の性能予測 (信号伝送回路) 回路とシステム軽井沢ワークショップ論文集,19,393-398 2006/04/24 日本語
久保木 猛;土谷 亮;小野寺 秀俊 出力インピーダンスの調整による高速信号伝送用CMLドライバの低消費電力設計 (信号伝送回路) 回路とシステム軽井沢ワークショップ論文集,19,387-392 2006/04/24 日本語
久保木 猛、土谷 亮、小野寺 秀俊 出力インピーダンスの調整による高速信号伝送用CMLドライバの低消費電力設計 第19回 回路とシステム軽井沢ワークショップ,387-392 2006/04 日本語
土谷 亮、小野寺 秀俊 オンチップ長距離高速信号伝送の性能予測 第19回 回路とシステム軽井沢ワークショップ,393-398 2006/04 日本語
小野寺 秀俊 ばらつきを克服する設計技術 第19回 回路とシステム軽井沢ワークショップ,565-570 2006/04 日本語
小谷学、香月和也、尾形幸亮、小林和淑、小野寺秀俊 ばらつきを利用し補償するための再構成可能回路 信学技報(VLSI設計技術),VLD-2005-130,49-54 2006/03/10 日本語
杉原 有理, 高務 祐哲, 小林 和淑, 小野寺 秀俊 チップ内ばらつきを考慮したFPGA内配線モデルの検討 第19回 回路とシステム軽井沢ワークショップ,547-552, 2006 日本語
土谷 亮、新名 亮規、橋本 昌宜、小野寺 秀俊 CMLを用いたオンチップ長距離高速信号伝送技術の開発 第9回システムLSIワークショップ,275-278 2005/11/29 日本語
小林 和淑、香月 和也、小谷 学、小野寺 秀俊 トランジスタの特性ばらつきを利用する再構成デバイス 第9回システムLSIワークショップ,129-135 2005/11/29 日本語
湯山 洋一、小林 和淑、小野寺 秀俊 オンチップグローバル配線における確定的/確率的ノイズとエラー率のモデル化 情報処理学会研究報告,2005-SLDM-122-(20),115-120 2005/11/29 日本語
小野寺 秀俊 微細化限界を回路テクノロジで突破する 第9回システムLSIワークショップ,57-68 2005/11/28 日本語
高務祐哲、小林和淑、小野寺秀俊 エネルギ最小周波数を利用したタスク再配置によるマルチプロセッサ向け消費エネルギ削減手法 信学技報,VLD2004-143,ICD2004-239,37-42 2005/03/11 日本語
土谷亮、橋本昌宜、小野寺秀俊 オンチップ高速信号伝送用線路の解析的性能評価 信学技報,49-54 2005/03/11 日本語
小野寺 秀俊 交互自己シールド方式を用いたオンチップグローバル配線の通信信頼性向上手法の検討 DAシンポジウム2005論文集,pp. 145-150 2005 日本語
小野寺 秀俊 配線の伝達特性に基づく抽出周波数決定手法 DAシンポジウム2005論文集,pp. 169-174 2005 日本語
小野寺 秀俊 オンチップ高速信号伝送における終端抵抗決定手法 第18回 回路とシステム(軽井沢)ワークショップ論文集,425--430 2005 日本語
樋口昭彦、小林和淑、小野寺秀俊 Self-Timed Cut-Off法の待ち時間動的最適化によるリーク電流削減手法 信学技報,VLD2004-94/ICD2004-180/DC2004-80 2004/12/09 日本語
小林和淑 システムレベル言語による設計 信学技法,VLD2004-6(2004-05),29-34 2004/06/23 日本語
樋口昭彦、小林和淑、小野寺秀俊 アクセスパターンによるレジスタファイルの高位消費電力モデル 信学技報,VLD2004-11(2004-05),25-30 2004/06/22 日本語
山口隼司、橋本昌宜、小野寺秀俊 ゲート毎の電源電圧変動を考慮した静的遅延解析法 信学技報,VLD2003-143/ICD2003-236 2004/03/17 日本語
荒本雅夫、湯山洋一、樋口昭彦、岡澤潤香、小林和淑、小野寺秀俊 資源共有型VLIWプロセッサの性能評価 信学技法,VLD-2003-115,7月12日 2004/01/22 日本語
小野寺 秀俊 カメラの動きを使った動き予測のMPEG-4への適用 第17回 回路とシステム 軽井沢ワークショップ論文集,pp. 481-485 2004 日本語
小野寺 秀俊 オンチップインダクタンスを考慮したLSI電源配線網解析 DAシンポジウム2004論文集,pp. 277-282 2004 日本語
土谷亮、橋本昌宜、小野寺秀俊 配線RL抽出におけるリターンパス選択手法 DAシンポジウム2004論文集,175-180, 2004 日本語
荒本雅夫、湯山洋一、樋口昭彦、岡澤潤香、小林和淑、小野寺秀俊 処理の優先度を利用した実行ユニット共有型VLIWプロセッサアレイ 第7回システムLSIワークショップ,267-270 2003/11/26 日本語
宮崎崇仁、橋本昌宜、小野寺秀俊 デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測 -LC発振型VCOを用いたPLLの有効性- 信学技法,ICD20003-98,29-34 2003/09/12 日本語
土谷亮、橋本昌宜、小野寺秀俊 直交配線を持つオンチップ伝送線路の特性評価 情報処理学会 DAシンポジウム2003年論文集,133-138 2003/07 日本語
樋口昭彦、小林和淑、小野寺秀俊 命令レベルにおけるレジスタの変化ビット幅を考慮した組み込みプロセッサ向け消費電力見積り手法 第16回 回路とシステム(軽井沢)ワークショップ論文集,453-458 2003/04 日本語
土谷亮、橋本昌宜、小野寺秀俊 配線R(f)L(f)C抽出のための代表周波数決定手法 第16回 回路とシステム(軽井沢)ワークショップ論文集,61-66 2003/04 日本語
山田祐嗣、橋本昌宜、小野寺秀俊 静的遅延解析のための等価ゲート入力波形導出法 -VDSMプロセスに起因する波形歪みへの対応- 情報処理学会研究報告,2003-SLDM-108-20,111-116 2003/01/29 日本語
小野寺 秀俊 高度情報化社会を支える集積回路 ―情報処理デバイスの回路・システム化技術― 京都大学大学院情報学研究科 第6 回情報学シンポジウム 「世界のセンターオブエクセレンスをめざして」   平成15 年12 月1 日(月曜日) 「高度情報化社会を支える集積回路 ―情報処理デバイスの回路・システム化技術―」 小野寺 秀俊 (通信情報シ ステム専攻教授) 2003 日本語
小野寺 秀俊 命令レベルにおけるレジスタの変化ビット幅を考慮した組み込みプロセッサ向け消費電力見積り手法(共著) 第16回 回路とシステム(軽井沢)ワークショップ論文集,pp. 453-458 2003 日本語
小野寺 秀俊 直交配線を持つオンチップ伝送線路の特性評価(共著) 情報処理学会 DAシンポジウム論文集,pp. 133-138 2003 日本語
小野寺 秀俊 配線R(f)L(f)C抽出のための代表周波数決定手法(共著) 第16回 回路とシステム(軽井沢)ワークショップ論文集,pp. 61-66 2003 日本語
湯山洋一、荒本雅夫、高井幸輔、小林和淑、小野寺秀俊 機能特化型プロセッサアレイによるSoCアーキテクチャ 信学技報,ICD2002-169,31-36 2002/12/19 日本語
岡田健一、山岡健人、小野寺秀俊 CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法 情報処理学会研究報告,2002,113,91-96 2002/11/28 日本語
荒本雅夫、湯山洋一、高井幸輔、小林和淑、小野寺秀俊 SystemCのRTL記述を用いたSH互換プロセッサの設計 信学技報,IE2002-75,33-38 2002/10/24 日本語
山口隼司、橋本昌宜、小野寺秀俊 IRドロップを考慮した電源線構造の最適化手法 情報処理学会 DAシンポジウム2002年論文集,253-258 2002/07 日本語
平松大輔、土谷亮、橋本昌宜、小野寺秀俊 長距離高速信号伝送を可能にするVLSI配線構造の検討 情報処理学会 DAシンポジウム2002年論文集,155-160 2002/07 日本語
荒本雅夫、湯山洋一、小林和淑、小野寺秀俊 MPEG-4エンコーダのシステムレベル設計 情報処理学会 DAシンポジウム2002年論文集,31-36 2002/07 日本語
岡田健一、山岡健人、藤田智弘、小野寺秀俊 トランジスタ特性のチップ内ばらつきを考慮した統計遅延解析手法 第15回 回路とシステム(軽井沢)ワークショップ論文集,499-504 2002/04 日本語
藤森一憲、橋本昌宜、小野寺秀俊 駆動力可変セルレイアウト生成システムによるスタンダードセルライブラリの開発 電子情報通信学会技術研究報告,VLD2001-147 2002/03/07 日本語
小野寺 秀俊 IRドロップを考慮した電源線構造の最適化手法(共著) 情報処理学会DAシンポジウム2002論文集,pp.253-258 2002 日本語
小野寺 秀俊 MPEG-4エンコーダのシステムレベル設計(共著) 情報処理学会DAシンポジウム2002論文集,pp.31-36 2002 日本語
小野寺 秀俊 トランジスタ特性のチップ内ばらつきを考慮した統計遅延解析手法(共著) 第15回 回路とシステム(軽井沢)ワークショップ論文集,pp.499-504 2002 日本語
小野寺 秀俊 セルベース設計環境を用いた高性能データパス設計法の検討(共著) 情報処理学会DAシンポジウム2002論文集,pp.155-160 2002 日本語
小野寺 秀俊 長距離高速信号伝送を可能にするVLSI配線構造の検討(共著) 情報処理学会DAシンポジウム2002論文集,pp.155-160 2002 日本語
林宙輝、橋本昌宜、小野寺秀俊 セルベース設計環境を用いた高性能データパス設計法の検討 情報処理学会 DAシンポジウム論文集,2002,10,113-118, 2002 日本語
岡田健一、藤田智弘、小野寺秀俊 トランジスタ製造ばらつきにおけるチップ内特性変動を考慮した統計遅延解析手法 電子情報通信学会技術研究報告,ICD2001-158/VLD2001-113/FTS2001-607-12 2001/11/30 日本語
湯山洋一、高井幸輔、小林和淑、小野寺秀俊 SystemCとBachを用いたLSI設計手法 電子情報通信学会技術研究報告,ICD2001-156/VLD2001-111/FTS2001-58133-138 2001/11/29 日本語
橋本昌宜、高橋正郎、小野寺秀俊 ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法 情報処理学会研究報告,SLDM103-6,39-44 2001/11/29 日本語
中西龍太、荒本雅夫、小林和淑、小野寺秀俊 ジャイロセンサを用いた動画像圧縮システム 第5回システムLSIワークショップ講演資料集およびポスタ資料集,263-266 2001/11/27 日本語
井口誠、星野洋昭、岡田健一、小野寺秀俊 スパイラルインダクタのモデル化と最適化 第5回システムLSIワークショップ講演資料集およびポスタ資料集,363-366 2001/11/27 日本語
中西龍太、荒本雅夫、小林和淑、小野寺秀俊 ジャイロセンサを用いた動画像符号化の検討 第16回画像符号化シンポジウム資料,P4.04,71-72 2001/11/13 日本語
中西龍太、荒本雅夫、小林和淑、小野寺秀俊 ジャイロセンサを用いた動き補償 第16回ディジタル信号処理シンポジウム講演論文集,B5-4,433-438 2001/11/08 日本語
岡田健一、小野寺秀俊 チップ内でのばらつきを考慮したトランジスタ特性ばらつきモデル化手法 DAシンポジウム2001年論文集,241-246 2001/07 日本語
中西龍太、小林和淑、小野寺秀俊 カメラの動きを用いた動き補償の検討 第14回 回路とシステム(軽井沢)ワークショップ論文集,525-530 2001/04 日本語
柴山武英、小林和淑、小野寺秀俊 動きベクトル検出用準同期一次元PEアレイの設計 電子情報通信学会技術研究報告,ICD2000-208,33-38 2001/03/01 日本語
小野寺 秀俊 LSI配線の伝送線路化を考慮した駆動力決定手法(共著) 情報処理学会DAシンポジウム2001論文集,pp.13-18 2001 日本語
小野寺 秀俊 SystemCを用いたハードウェア・ソフトウェア協調設計 第14回回路とシステム(軽井沢)ワークショップ論文集,/,399-404 2001 日本語
小野寺 秀俊 チップ内でのばらつきを考慮したトランジスタ特性ばらつきモデル化手法(共著) 情報処理学会DAシンポジウム2001論文集,pp.241-246 2001 日本語
小野寺 秀俊 カメラの動きを用いた動き補償の検討(共著) 第14回回路とシステム(軽井沢)ワークショップ論文集,/,525-530 2001 日本語
小野寺 秀俊 隣接位置を考慮した解析的クロストークノイズ見積もり手法(共著) 情報処理学会DAシンポジウム2001論文集,pp.19-24 2001 日本語
高橋正郎、橋本昌宜、小野寺秀俊 隣接位置を考慮した解析的クロストークノイズ見積もり手法 DAシンポジウム2001,19-24, 2001 日本語
土谷亮、小野寺秀俊 VLSI配線の伝送線路化を考慮した駆動力決定手法 DAシンポジウム2001,13-18, 2001 日本語
李翔、小林和淑、小野寺秀俊 EBテスタを用いた論理ゲート遅延ばらつき測定手法の検討 電子情報通信学会技術研究報告,VLD-2000-73,23-28 2000/11/30 日本語
岩橋卓也、柴山武英、李翔、中西龍太、高井幸輔、小林和淑、小野寺秀俊 低ビットレートに適した動画像圧縮-ベクトル量子化による動画像圧縮とカメラベクトルによる動き補償- 第4回システムLSI琵琶湖ワークショップ 講演資料集およびポスター資料集,251-254 2000/11/27 日本語
橋本昌宜、小野寺秀俊 セルベース設計における連続的トランジスタ寸法最適化による消費電力削減手法 情報処理学会DAシンポジウム2000年論文集,185-190 2000/07 日本語
橋本昌宜、小野寺秀俊 静的統計遅延解析に基づいたゲート寸法最適化による回路性能最適化手法 第13回 回路とシステム(軽井沢)ワークショップ,137-142 2000/04 日本語
藤田智弘、小野寺秀俊 アナログ集積回路の階層的歩留まり最適化手法 第13回 回路とシステム軽井沢ワークショップ論文集,187-192 2000/04 日本語
小林和淑、江口真、岩橋卓也、柴山武英、李翔、小野寺秀俊 ベクトル並列信号処理プロセッサ(VP-DSP)における設計環境 電子情報通信学会技術研究報告,99,658,23-30-30 2000/03/02 日本語
橋本昌宜、橋本鉄太郎、西川亮太、福田大輔、黒田慎介、菅俊介、神原弘之、小野寺秀俊 オンデマンドライブラリを用いたシステムLSI詳細設計手法 電子情報通信学会技術研究報告,99,660,31-38-38 2000/03/02 日本語
小野寺 秀俊 セルベース設計における連続的トランジスタ寸法最適化による消費電力削減(共著) 情報処理学会DAシンポジウム2000論文集,2000/8,185-190 2000 日本語
小野寺 秀俊 アナログ集積回路の階層的歩留まり最適化手法(共著) 第13回 回路とシステム軽井沢ワークショップ論文集,/,187-192 2000 日本語
小野寺 秀俊 静的統計遅延解析に基づいたゲート寸法最適化による回路性能最適化手法(共著) 第13回 回路とシステム軽井沢ワークショップ論文集,/,137-142 2000 日本語
橋本昌宜、橋本鉄太郎、西川亮太、福田大輔、黒田慎介、菅俊介、神原弘之、小野寺秀俊 オンデマンドライブラリを用いたシステムLSI詳細設計手法 第3回システムLSI琵琶湖ワークショップ予稿集,279-281 1999/11/01 日本語
岩橋卓也、江口真、柴山武英、 李翔、坂口知靖、高井 幸輔、小林和淑、小野寺秀俊 実時間動画像圧縮伸長用ベクトル並列信号処理プロセッサVP-DSPの開発 第3回システムLSI琵琶湖ワークショップ予稿集,275-278 1999/11/01 日本語
橋本鉄太郎、平田昭夫、小野寺秀俊、田丸啓吉 スタンダードセルライブラリ構成法の検討 第12回 回路とシステム(軽井沢)ワークショップ,337-342 1999/04 日本語
小野寺 秀俊 [要修正] 現実的ワーストケースにおけるセルライブラリ遅延特性の評価(共著) 情報処理学会DAシンポジウム'99論文集,99/8,59-64 1999 日本語
小野寺 秀俊 スタンダードセルライブラリ構成法の検討(共著) 第12回回路とシステム軽井沢ワークショップ論文集,/,337-342 1999 日本語
小野寺 秀俊 システム特性の階層的統計解析手法(共著) 第12回回路とシステム軽井沢ワークショップ論文集,/,199-204 1999 日本語
藤田智弘,小野寺秀俊,田丸啓吉: 現実的ワーストケースにおけるセルライブラリ遅延特性評価 DAシンポジウム '99 論文集, , , 59-64, 1999 日本語
藤田智弘,岡田健一,藤田浩章,小野寺秀俊,田丸啓吉 システム特性の階層的統計解析手法 第12回 回路とシステム(軽井沢)ワークショップ論文集,199-204, 1999 日本語
小林和淑、神原弘之、小野寺秀俊、田丸啓吉 FPGA設計用統合環境を用いたASIC設計事例 電子情報通信学会技術研究報告 1998/12/01 日本語
藤田智弘、岡田健一、藤田浩章、小野寺秀俊、田丸啓吉 微細化プロセスによるばらつきを考慮した統計的設計環境の開発 第2回システムLSI琵琶湖ワークショップポスター資料集,297-299 1998/11/01 日本語
平田昭夫、近藤友一、小野寺秀俊、田丸啓吉 抵抗分を含む負荷を駆動するCMOS論理回路の等価モデルとゲート遅延時間の解析 情報処理学会DAシンポジウム’98論文集,13-18 1998/07 日本語
橋本昌宜、小野寺秀俊、田丸啓吉 グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 情報処理学会DAシンポジウム’98論文集,269-274 1998/07 日本語
岡田健一、小野寺秀俊、田丸啓吉 レイアウトを考慮したCMOS回路の比精度解析 第11回回路とシステム軽井沢ワークショップ論文集,409-414 1998/04 日本語
小野寺 秀俊 グリッチの削減を考慮したゲート寸法最適化による消費電力最適化手法(共著) 情報処理学会DAシンポジウム'98論文集,98/9,269-274 1998 日本語
小野寺 秀俊 抵抗分を含む負荷を駆動するCMOS論理回路の等価モデルとゲート遅延時間の解析(共著) 情報処理学会DAシンポジウム'98論文集,98/9,13-18 1998 日本語
小野寺 秀俊 レイアウトを考慮したCMOS回路の比精度解析(共著) 第11回回路とシステム軽井沢ワークショップ論文集,/,409-414 1998 日本語
小野寺 秀俊 コマンド言語をもつ集積回路統計CADの開発(共著) 情報処理学会DAシンポジウム'98論文集,98/9,275-280 1998 日本語
寺田一彦, 武内昌弘, 小林和淑, 田丸啓吉 機能メモリ型並列プロセッサによる階層型ベクトル量子化を用いた低ビットレート動画像圧縮システム 第11回回路とシステム軽井沢ワークショップ論文集,445-450, 1998 日本語
小林和淑、武内昌弘、寺田和彦、小野寺秀俊、田丸啓吉 ベクトル量子化を用いた低ビットレート動画像圧縮システム 第1回システムLSI琵琶湖ワークショップ資料集,365-370 1997/11/20 日本語
近藤正樹、藤田智弘、岡田健一、小野寺秀俊、田丸啓吉 MOS集積回路の統計的モデル化手法 第1回システムLSI琵琶湖ワークショップ資料集,437-442 1997/11/01 日本語
近藤正樹、小野寺秀俊、田丸啓吉 中間モデルを用いたMOSFETの統計的モデル化手法 電子情報通信学会技術報告,ICD97-146,89-96 1997/09/01 日本語
小林和淑、中村典嗣、山岡雅直、小野寺秀俊、田丸啓吉 ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQ64の設計 DAシンポジウム '97論文集,13-18 1997/07 日本語
橋本昌宜、小野寺秀俊、田丸啓吉 入力端子接続最適化による消費電力削減手法 情報処理学会 DAシンポジウム '97 論文集,99-104 1997/07 日本語
小野寺秀俊、平田昭夫、北村晃男、田丸啓吉 P2Lib: スタンダードセルライブラリ自動生成システム 情報処理学会研究報告,97,50, 97DA84-6,33-44 1997/05/01 日本語
武内昌弘、寺田一彦、中村典嗣、小林和淑、小野寺秀俊、田丸啓吉 ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQによる動画像の低ビットレート圧縮アルゴリズムの提案 第10回回路とシステム軽井沢ワークショップ講演論文集,291-296 1997/04 日本語
平田昭夫、小野寺秀俊、田丸啓吉 CRCπ型負荷を駆動するCMOS論理ゲートにおける貫通電流による消費電力及び出力波形の導出 第10回回路とシステム軽井沢ワークショップ講演論文集,445-450 1997/04 日本語
小野寺 秀俊 CRC π 型負荷を駆動するCMOS論理ゲートにおける貫通電流による消費電力および出力波形の導出(共著) 第10回 回路とシステム軽井沢ワークショップ論文集,/,451-456 1997 日本語
小野寺 秀俊 入力端子接続最適化による消費電力削減手法(共著) 情報処理学会DAシンポジウム'97論文集,97/4,99-104 1997 日本語
小野寺 秀俊 ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQ64の設計(共著) 情報処理学会DAシンポジウム'97論文集,97/4,13-18 1997 日本語
近藤正樹、小野寺秀俊、田丸啓吉 高精度アナログ素子を用いない電流モード循環型A/D変換回路 情報処理学会 DA シンポジウム '96 論文集,31-34 1996/08 日本語
小林和淑、木下雅善、清水友人、武内昌弘、小野寺秀俊、田丸啓吉 ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQの設計 回路とシステム軽井沢ワークショップ論文集,353-358 1996/04 日本語
古沢慎也、モシニャガ ワシリー、小野寺秀俊、田丸啓吉 演算器共有・選択を考慮したパイプラインデータパスの合成手法 電子情報通信学会技術研究報告,VLD95-135, ICD95-235,45-52 1996/03/01 日本語
岡田和久、小野寺秀俊、田丸啓吉 抵抗アレイモデルを用いたアナログ回路用概略配線 情報処理学会 設計自動化研究会79-8,43-48 1996/02/09 日本語
小野寺 秀俊 ベクトル量子化用機能メモリ型並列プロセッサFMPP-VQの設計(共著) 第9回 回路とシステム軽井沢ワークショップ論文集,/,353-358 1996 日本語
小野寺 秀俊 高精度アナログ素子を用いない電流モード循環型A/D変換回路(共著) 情報処理学会DAシンポジウム'96論文集,96/4,31-34 1996 日本語
Guangqiu Chen, Hidetoshi Onodera, and Keikichi Tamaru A Gate Sizing Approach with Accurate Delay Evaluation 第8回 回路とシステム軽井沢ワークショップ論文集,239-244 1995/04 日本語
平田昭夫、小野寺秀俊、田丸啓吉 CMOS論理ゲートにおける貫通電流による消費電力の定式化 第8回 回路とシステム軽井沢ワークショップ論文集,245-250 1995/04 日本語
G. Chen, H. Onodera, and K. Tamrau The Area-Power-Delay Tradeoff in Gate Sizing DA Symposium,187-192 1994/08 英語
小野寺 秀俊 回路合成と最適化技術の動向と展望 第7回 回路とシステム軽井沢ワークショップ論文集,/,151-156 1994 日本語
小林和淑、竹村秀城、W. Jungsuwadee、小野寺秀俊、田丸啓吉 ビット並列ブロック並列方式による機能メモリ型並列プロセッサの設計 電子情報通信学会技術研究報告,SDM93-145,ICD93-139,37-44 1993/10/01 日本語
岡田和久, 小野寺秀俊, 田丸啓吉 レイアウト要素の形状自由度を考慮したコンパクション手法 情報処理学会 DAシンポジウム '93 論文集,33-36 1993/08 日本語
小野寺 秀俊 レイアウト要素の形状自由度を考慮したコンパクション手法(共著) 情報処理学会DAシンポジウム'92論文集,95/5,26-28 1993 日本語
森江隆史,小野寺秀俊,田丸啓吉 アナログ回路設計手順の保存と再利用化の手法 情報処理学会 DAシンポジウム '92 論文集,129-132 1992/08 日本語
小野寺 秀俊 アナログ回路設計手順の保存と再利用可の手法(共著) 情報処理学会DAシンポジウム'92論文集,92/4,129-132 1992 日本語

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学会発表等 > 学会発表等
(文系研究者の一般的な学会報告の業績は「講演等」を参照してください)
著者名 タイトル 書誌情報等 年月 査読の有無 言語
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Slew- and Variability-Aware Logical Effort for Near-Threshold Circuit Design 8th International Workshop on Variability Modeling and Charactorization (VMC) 2015/11
学会発表等 > 国内学会
(文系研究者の一般的な学会報告の業績は「講演等」を参照してください)
著者名 タイトル 書誌情報等 年月 査読の有無 言語
竹下俊宏,西澤真一,Islam A.K.M. Mahfuzul,石原 亨,小野寺秀俊 動作状況に応じた電源電圧と基板バイアスの同時調節によるLSIのエネルギー効率最大化 電子情報通信学会 2014年総合大会 2014/03/01 日本語
雨貝太郎、土谷亮、中野慎介、野河正史、小泉弘、小野寺秀俊 ミリ波帯オンチップ伝送線路における下層シールドの影響 電子情報通信学会総合大会 2013/03/19 日本語
松本高士、小林和淑、小野寺秀俊 ランダム・テレグラフ・ノイズがCMOS組合せ回路の遅延ゆらぎに及ぼす影響 電子情報通信学会 総合大会,2,C-12-54,125-125 2013/03 日本語
古田 潤;小林 和淑;小野寺 秀俊 A-3-7 ソフトエラーによる多ビットエラーのラッチ間距離依存性の評価(A-3.VLSI設計技術,一般セッション) 電子情報通信学会ソサイエティ大会講演論文集,2012,0 2012/10 日本語
三木淳司、松本高士(京都大学)、小林和淑(京都工芸繊維大学)、小野寺秀俊(京都大学) 劣化測定と回復測定を高速に切り替え可能なNBTI測定回路の特性評価 電子情報通信学会ソサイエティ大会 2012/09/14 日本語
古田潤(京都大学)、小林和淑(京都工芸繊維大学)、小野寺秀俊(京都大学) ソフトエラーによる多ビットエラーのラッチ間距離依存性の評価 電子情報通信学会ソサイエティ大会 2012/09/14 日本語
三木 淳司;松本 高士;小林 和淑;小野寺 秀俊 C-12-44 劣化測定と回復測定を高速に切り替え可能なNBTI測定回路の特性評価(デバイス・回路協調設計技術(2),C-12. 集積回路,一般セッション) 電子情報通信学会ソサイエティ大会講演論文集,2012,2 2012/08/28 日本語
榎並 達也、宮脇 成和、土谷 亮、小野寺 秀俊 インダクティブピーキングを用いた増幅回路における解析的ジッタ予測手法 2012年電子情報通信学会総合大会, C-12-61,C-12-61-C-12-61 2012/03/22 日本語
川中 啓敬、岸根 桂路、土谷 亮、小野寺 秀俊 完全差動回路構成GVCOの高速化設計 2012年電子情報通信学会総合大会, C-12-46,C-12-46-C-12-46 2012/03/22 日本語
釡江 典裕、土谷 亮、小野寺 秀俊 細粒度基板電圧制御に用いるDA変換回路 2012年電子情報通信学会総合大会, C-12-51,C-12-51-C-12-51 2012/03/22 日本語
三木 淳司、松本松本 高士、小林 和淑、小野寺 秀俊 劣化回復測定を高速に切り替え可能なNBTI評価回路 2012年電子情報通信学会総合大会, C-12-24,C-12-24-C-12-24 2012/03/20 日本語
古田潤(京都大)、 小林和淑(京都工繊大)、 小野寺秀俊(京都大) チェインにおけるパルス幅縮小を利用したSETパルス幅測定回路 電子情報通信学会基礎・境界ソサイエティ大会, C-12-21,C-12-21-C-12-21 2011/09/13 日本語
松本高士(京都大学)、 小林和淑(京都工芸繊維大学)、 小野寺秀俊(京都大学) ディジタル回路遅延の経年劣化とそのモデル化について 電子情報通信学会基礎・境界ソサイエティ大会, C-12-20,C-12-20-C-12-20 2011/09/13 日本語
宮脇成和、土谷 亮、小野寺秀俊 MOSトランジスタの基板抵抗がインダクティブピーキング回路の周波数特性に与える影響 2010年 電子情報通信学会ソサイエティ大会,C-12-26-C-12-26 2010/09/17 日本語
釡江典裕、土谷 亮、小野寺秀俊 基板電圧の制御回路とその面積オーバヘッド 2010年 電子情報通信学会ソサイエティ大会,C-12-22-C-12-22 2010/09/16 日本語
牧野紘明、松本高士、小林和淑、小野寺秀俊 Subthreshold Leak電流によるNBTI劣化,回復の測定 電子情報通信学会総合大会,C-12-68-C-12-68 2010/03/19 日本語
砂川洋輝、土谷亮、小野寺秀俊 ランダムばらつきがD-FFのタイミング制約に与える影響 電子情報通信学会総合大会,C-12-61-C-12-61 2010/03/19 日本語
岸根桂路、稲葉博美、大友祐輔、中村誠、小野寺秀俊 ωn ドメイン設計手法によるCDR-ICの低ジッタ化 電子情報通信学会総合大会,C-12-56-C-12-56 2010/03/19 日本語
牧野紘明、小林和淑、小野寺秀俊 NBTI周波数依存性測定回路の検討 2009年電子情報通信学会ソサイエティ大会,C-12-30,94-94 2009/09/16 日本語
小野寺秀俊 ディペンダブルVLSIプラットフォームへの挑戦 2009年電子情報通信学会総合大会 基礎・境界講演論文集,Al-1-3,SS-35-SS-36 2009/03/18 日本語
牧野紘明、小林和淑、小野寺秀俊 リーク電流によるNBTI特性の実測による評価 2009年電子情報通信学会総合大会 エレクトロニクス講演論文集2,C-12-18,106-106 2009/03/17 日本語
砂川 洋輝、土谷 亮、小野寺 秀俊 レイアウト規則性導入によるパターン転写精度の改善効果 2008年電子情報通信学会ソサイエティ大会,C-12-40,109-109 2008/09/18 日本語
久保木 猛、土谷 亮、小野寺 秀俊 オンチップ差動伝送線路の構造と下層配線からのノイズの関係 2008年電子情報通信学会ソサイエティ大会,C-12-39,108-198 2008/09/18 日本語
土谷 亮、小野寺 秀俊 CMOSミリ波回路におけるオンチップ伝送線路のモデル化 2008年電子情報通信学会ソサイエティ大会,CK-2-10,SS-18-SS-19 2008/09/16 日本語
小野寺秀俊 ばらつき考慮DFMの課題と期待 電子情報通信学会総合大会予稿集,AT1-1-AT1-1 2008/03/18 日本語
久米洋平、小林和淑、小野寺秀俊 卓上テスト環境によるばらつき測定の高速化 電子情報通信学会総合大会予稿集,C-12-3-C-12-3 2007/03/20 日本語
関 良平、土谷 亮、小野寺 秀俊 将来の微細プロセスにおけるDVSとPower Gatingの比較 電子情報通信学会ソサイエティ大会,56-56 2006/09/21 日本語
上村 晋一郎、土谷 亮、橋本 昌宜、小野寺 秀俊 ロードマップに準拠したSPICEトランジスタモデルの構築 電子情報通信学会総合大会,81-81 2006/03/25 日本語
河野 武志、小野寺 秀俊 SSTAにおける多入力ゲートの出力遷移時間の扱い方 電子情報通信学会総合大会,78-78 2006/03/25 日本語
福岡 孝之、土谷 亮、小野寺 秀俊 配線とトランジスタのばらつきを考慮したバッファの挿入方法 電子情報通信学会総合大会,77-77 2006/03/25 日本語
上村 晋一朗 橋本昌宜 小野寺秀俊 LC共振器におけるMOSFETの抵抗成分を考慮した等価並列抵抗の見積もり 電子情報通信学会ソサイエティ大会,C-12-39,119-119 2005/09/21 日本語
土谷亮、橋本昌宜、小野寺秀俊 オンチップ伝送線路の基板損失に対する下層配線の影響 2005年電子情報通信学会総合大会,77-77 2005/03/24 日本語
橋本昌宜、小野寺秀俊 微細LSIにおけるタイミング解析 --電源ノイズ・信号線ノイズ・ばらつきへの対応-- 2004年電子情報通信学会ソサイエティ大会講演論文集,予稿なし 2004/09/23 日本語
村松篤、橋本昌宜、小野寺秀俊 電源電圧変動に対するオンチップ配線インダクタンスの影響 2004年電子情報通信学会総合大会,A-3-22,89-89 2004/03/11 日本語
樋口昭彦、小林和淑、小野寺秀俊 ソフトコアプロセッサにおけるレジスタファイルの消費電力モデル 2004年電子情報通信学会総合大会,A-3-4,71-71 2004/03/11 日本語
村松篤、橋本昌宜、小野寺秀俊 電源配線の等価回路簡略化による電源解析高速化の検討 情報処理学会関西支部支部大会,169-172 2003/10/31 日本語
荒本雅夫、湯山洋一、小林和淑、小野寺秀俊 動作合成における制約条件の検討 電子情報通信学会総合大会,A-3-7,74 2003/03/20 日本語
岡田健一、山岡健人、小野寺秀俊 ゲート内ばらつきを考慮した遅延ばらつきのモデル化手法 電子情報通信学会総合大会,A-3-22,89 2003/03/20 日本語
土谷亮、橋本昌宜、小野寺秀俊 信号配線と下層配線との結合に対する直交配線の影響 電子情報通信学会総合大会,A-3-14,81 2003/03/20 日本語
村松篤、橋本昌宜、小野寺秀俊 オンチップデカップリング容量の最適寄生抵抗値の決定法 電子情報通信学会総合大会,A-3-13,80 2003/03/20 日本語
宮崎崇仁、新名亮規、橋本昌宜、小野寺秀俊 オンチップオシロ用サンプルホールド回路の広周波数帯域化 電子情報通信学会総合大会,C-12-34,103 2003/03/19 日本語
山田祐嗣、橋本昌宜、小野寺秀俊 容量性クロストークを考慮した高精度タイミング解析に関する研究 情報処理学会関西支部支部大会,113-114 2002/11/01 日本語
樋口昭彦、小林和淑、小野寺秀俊 プロセッサと専用ハードウェアでの消費エネルギー比較 情報処理学会関西支部支部大会,111-112 2002/11/01 日本語
岡田健一、山岡健人、小野寺秀俊 CMOS論理ゲートにおける統計的遅延モデル化手法 情報処理学会関西支部支部大会,109-110 2002/11/01 日本語
土谷亮、橋本昌宜、小野寺秀俊 LSI配線インダクタンスに対する直交配線の影響 電子情報通信学会総合大会,A-3-23,102 2002/03/30 日本語
山口隼司、小林和淑、小野寺秀俊 実チップにおけるIRドロップの測定 電子情報通信学会総合大会,A-3-21,100 2002/03/30 日本語
荒本雅夫、湯山洋一、小林和淑、小野寺秀俊 SystemCを用いたMPEG-4エンコーダの設計 電子情報通信学会総合大会,A-3-9,88 2002/03/30 日本語
山田祐嗣、橋本昌宜、小野寺秀俊 ゲート出力波形導出時の誤差要因とその影響の評価 電子情報通信学会総合大会,A-3-3,82 2002/03/29 日本語
山岡健人、岡田健一、小野寺秀俊 チップ内ばらつきを考慮したゲート遅延の統計モデル作成手法 電子情報通信学会総合大会,A-3-2,81 2002/03/29 日本語
岡田健一、小野寺秀俊 ゲート遅延におけるチップ内ばらつきを考慮した統計遅延解析手法 電子情報通信学会総合大会,A-3-1,80 2002/03/29 日本語
高橋正郎、橋本昌宜、小野寺秀俊 波形重ね合せによるクロストーク遅延変動量の見積もり手法 2001年電子情報通信学会基礎・境界ソサイエティ大会,A-3-9,63-63 2001/09/18 日本語
橋本昌宜、高橋正郎、小野寺秀俊 ポストレイアウト トランジスタ寸法最適化によるクロストークノイズ削減手法 2001年電子情報通信学会基礎・境界ソサイエティ大会,A-3-8,62-62 2001/09/18 日本語
土谷亮、橋本昌宜、小野寺秀俊 長距離高速配線におけるRCモデルに基づく回路設計の限界 2001年電子情報通信学会基礎・境界ソサイエティ大会,A-3-6,60-60 2001/09/18 日本語
岡田健一、小野寺秀俊 トランジスタ特性におけるチップ内ばらつきのモデル化手法 2001年電子情報通信学会基礎・境界ソサイエティ大会,A-3-4,58-58 2001/09/18 日本語
中西龍太、小林和淑、小野寺秀俊 カメラの動きを用いた動き補償の検討 電子情報通信学会総合大会,D-11-47,47-47 2001/03/27 日本語
高井幸輔、湯山洋一、小林和淑、小野寺秀俊 SystemCを用いたハードウェア設計 -SystemCのRTL記述からHDLへの変換 電子情報通信学会総合大会,A-3-13,91-91 2001/03/26 日本語
橋本昌宜、高橋正郎、小野寺秀俊 隣接位置を考慮した解析的クロストークノイズモデル -実回路への適用- 電子情報通信学会総合大会,A-3-6,84-84 2001/03/26 日本語
高橋正郎、橋本昌宜、小野寺秀俊 隣接位置を考慮した解析的クロストークノイズモデル -導出と評価- 電子情報通信学会総合大会,A-3-5,83-83 2001/03/26 日本語
藤森一憲、小野寺秀俊 Dフリップフロップの低消費電力化設計 電子情報通信学会総合大会,A-3-4,82-82 2001/03/26 日本語
藤田智弘、小野寺秀俊 確率過程モデルによる大域的最適化手法と回路の歩留まり最適化問題への応用 電子情報通信学会総合大会,A-3-2,80-80 2001/03/26 日本語
安田岳雄、藤田浩章、小野寺秀俊 Phase adjust PLL with variable delay circuit 電子情報通信学会ソサイエティ大会,A-1-39,39-39 2000/10/01 日本語
藤田智弘、小野寺秀俊 テーブルによるセル統計的遅延モデルのチップ内ばらつきへの適用 電子情報通信学会ソサイエティ大会,A-3-10,77-77 2000/10/01 日本語
橋本昌宜、小野寺秀俊 パスバランス回路における遅延不確かさの統計的解析 2000年電子情報通信学会基礎・境界ソサイエティ大会講演論文集,A-3-9,76-76 2000/10/01 日本語
橋本昌宜、小野寺秀俊 静的統計遅延解析を用いた最悪遅延時間計算手法 電子情報通信学会総合大会論文集,A-3-13-A-3-13 2000/03/30 日本語
柴山武英、江口真、岩橋卓也、小林和淑、小野寺秀俊 携帯TV電話に適した16並列パイプラインDSPの設計 電子情報通信学会総合大会論文集,C-12-26-C-12-26 2000/03/30 日本語
江口真、柴山武英、岩橋卓也、小林和淑、小野寺秀俊 ベクトルDSPを用いた携帯端末におけるテレビ電話システム 電子情報通信学会総合大会論文集,C-12-27-C-12-27 2000/03/30 日本語
西川 亮太、小野寺 秀俊 隣接配線による遅延時間増加量の等価対地容量への縮約の検討 電子情報通信学会ソサイエティ大会論文集,A-3-6-A-3-6 1999/09/01 日本語
岡田健一、小野寺秀俊 CMOS回路の統計解析における大域ばらつきのモデル化 電子通信情報学会ソサイエティ大会論文集,A-3-5-A-3-5 1999/09/01 日本語
橋本昌宜、小野寺秀俊 スタンダードセルライブラリの駆動能力種類の追加による消費電力削減効果の検討 電子情報通信学会ソサイエティ大会論文集,A-3-9-A-3-9 1999/09/01 日本語
藤田智弘、小野寺秀俊 集積回路遅延ワーストケース解析の比較---ベクトル合成モデル 電子情報通信学会ソサイエティ大会,A-3-7-A-3-7 1999/09/01 日本語
平田昭夫、橋本鉄太郎、小野寺秀俊、田丸啓吉 設計対象毎に生成したスタンダードセルライブラリによるLSI設計 電子情報通信学会総合大会,A-3-16,120-120 1999/03/25 日本語
岡田健一、小野寺秀俊、田丸啓吉 中間モデルを用いたMOSFETモデルに依存しない比精度パラメータ抽出手法 電子情報通信学会総合大会,A-3-10,114-114 1999/03/25 日本語
橋本昌宜、小野寺秀俊、田丸啓吉 グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 -レイアウト設計への適用 電子情報通信学会基礎・境界ソサイエティ大会講演論文集,A-3-5 1998/09/01 日本語
岡田健一, 小野寺秀俊, 田丸啓吉 レイアウトを考慮したCMOS回路の比精度解析 電子情報通信学会ソサイエティ大会講演論文集,1997 1997/08 日本語
安慶武志、小林和淑、小野寺秀俊、田丸啓吉 BPBP型FMPPを用いたプロセッサボードの設計 電子情報通信学会総合大会講演論文集,C-595,188-188 1995/10/01 日本語
W. Jungsuwadee、小林和淑、小野寺秀俊、田丸啓吉 ビット並列ブロック並列型FMPPにおける機能メモリのテスト方法 電子情報通信学会総合大会講演論文集,C-571,164-164 1995/10/01 日本語
小林和淑、小野寺秀俊、田丸啓吉 ビット並列ブロック並列型FMPPアーキテクチャをとるプロトタイプLSIチップの概要 電子情報通信学会秋季大会講演論文集,C-488,166-166 1994/10/01 日本語
竹村秀城、小林和淑、小野寺秀俊、田丸啓吉 機能メモリ型並列プロセッサ上での離散余弦変換の実現 電子情報通信学会春季大会講演論文集,C-639,5-207-5-207 1994/10/01 日本語
小林和淑、小野寺秀俊、田丸啓吉 FMPP におけるパストランジスタを用いた並列演算手法 電子情報通信学会秋季大会講演論文集,C-431,5-141-5-141 1993/10/01 日本語
小林和淑、小野寺秀俊、田丸啓吉、安浦寛人 ビット並列ブロック並列方式による機能メモリ型並列プロセッサFMPPの設計−レイアウト面積および動作速度評価− 電子情報通信学会春季大会講演論文集,C-594,5-224-5-224 1993/10/01 日本語

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(文系研究者の一般的な学会報告の業績は「講演等」を参照してください)
著者名 タイトル 書誌情報等 年月 査読の有無 言語
Akira Tsuchiya, Taro Amagai, Shinsuke Nakano, Masafumi Nogawa, Hiroshi Koizumi, Hidetoshi Onodera On-Chip Coupled Inductor for Area-Efficient Inductive Peaking Thailand-Japan Microwave 2014/11 英語
Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera Variation Tolerant Design of D-Flip-Flops for Low Voltage Circuit Operation International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),28-32 2014/03 英語
Norihiro Kamae, Islam A.K.M Mahfuzul, Akira Tsuchiya, Hidetoshi Onodera Cell-based Physical Design Automation for Analog and Mixed Signal Application International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),13 2014/03 英語
Shinichi Nishizawa, Tohru Ishihara and Hidetoshi Onodera An Impact of Within-Die Variation on Supply Voltage Dependence of Path Delay TAU workshop 2013/03 英語
T. Matsumoto(Kyoto Univ.), K. Kobayashi(KIT), and H. Onodera(Kyoto Univ.) Impact of Body-Biasing Technique on RTN-induced CMOS Logic Delay Uncertainty Proc.of IEEE/ACM Workshop on Variability Modeling and Characterization 2012/11 英語
Takashi Matsumoto(Kyoto Univ.), Kazutoshi Kobayashi(KIT), Hidetoshi Onodera(Kyoto Univ.) Impact of RTN and NBTI on Synchrorous Circuit Reliability IEEE/ACM Workshop on Variability Modeling and Characterization 2011/11 英語
Hidetoshi Onodera Understanding CMOS Variability for More Moore Design, Automation & Test in Europe, pp. 2010/03 英語
Hidetoshi Onodera Dependable VLSI Platform Using Robust Fabrics International Workshop on Emerging Circuits and Systems, pp. 2009/07 英語
講演等 > 招待講演
(文系研究者の一般的な学会報告はこの項に収録されております)
タイトル 会合名 開催主体 年月 言語
Circuit Aging - Measurement Techniques [Invited] IEEE International Reliability Physics Symposium, Monday Tutorial 2016/04/18 英語
IoT時代の設計課題 [招待あり] 電子情報通信学会集積回路研究会 2016/03/04 日本語
Dependable VLSI Platform with Variability and Soft-Error Resilience [Invited] International Conference on Integrated Circutis, Design, and Verification 2015/08/11 英語
Energy-Efficient Computing with Algorithm Embedded Hardware [Invited] International Workshop on Cross-Layer Resilience 2015/07/20 英語
ディペンダブルVLSIプラットフォームへの挑戦 [招待あり] 電子情報通信学会総合全国大会 2009/03/18 日本語
ばらつき考慮設計に向けて [招待あり] 電子情報通信学会集積回路研究会 2008/10/23 日本語
ばらつき考慮DFMの課題と期待 [招待あり] 電子情報通信学会総合全国大会 2008/03/18 日本語
Toward Variability-Aware Design [Invited] VLSI Technology Symposium 2007/06/12 英語
ばらつきを克服する設計技術 [招待あり] 回路とシステム軽井沢ワークショップ 2006/04/24 日本語
ばらつきを克服する設計技術 [招待あり] 半導体技術ロードマップ専門委員会2005年度ワークショップ(第7回) 2006/03/09 日本語
微細化限界を回路テクノロジで突破する [招待あり] システムLSIワークショップ 2005/11/28 日本語
ばらつきの要因とモデル化 [招待あり] 日本学術振興会シリコン超集積化システム第165委員会第38回研究会 2005/07/29 日本語
Variability and Soft-error Resilience in Dependable VLSI Platform [Invited] 2014 IEEE 23rd Asian Test Symposium 2014/11/17 英語
Impact of Random Telegraph Noise on CMOS Logic Circuit Reliability [Invited] 2014 IEEE Custom Integrated Circuits Conference 2014/09/17 英語
Characterization and compensation of performance variability using on-chip monitors [Invited] 2014 International Symposium on VLSI Design, Automation and Test (VLSI-DAT) 2014/04/28 英語
Dependable VLSI Platform using Robust Fabrics [Invited] 18th Asia and South Pacific Design Automation Conference (ASP-DAC) 2013 2013/01/23 英語
Japan Science and Technology Agency (JST) program on Dependable VLSI Platform project [Invited] Design, Automation & Test in Europe 2012/03/16 英語
Dependable VLSI Program in Japan -- Program overview and the curent status of dependable VLSI platform project -- [Invited] Asian Test Symposium 2011/11/22 英語
Understanding CMOS Variability for More Moore [Invited] Design, Automation & Test in Europe 2010/03/11 英語
Characterization of WID Delay Variability Using RO-array Test Structures [Invited] 2009 8th IEEE International Conference on ASIC 2009/10/21 英語
Dependable VLSI Platform Using Robust Fabric [Invited] International Workshop on Emerging Circuits and Systems 2009/07/06 英語
Variability Modeling and Impact on Design [Invited] 2008 International Electron Devices Meeting 2008/12/17 英語
Toward Variability-aware Design of System-on-Chip [Invited] 1st International Symposium on Photonics and Electronics Science and Engineering 2008/03/04 英語
Recent Progress in SoC Design Technology [Invited] COE International Symposium on Advanced Photonic and Electronic Devices for Information and Electric Power Networks 2006/10/23 英語
[招待あり] 2005/09/15 日本語

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講演等 > 基調講演
(文系研究者の一般的な学会報告はこの項に収録されております)
タイトル 会合名 開催主体 年月 言語
Design Challenges and Solutions in the era of IoT [Invited] IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC) 2015/10/07 英語
講演等 > パネル
(文系研究者の一般的な学会報告はこの項に収録されております)
タイトル 会合名 開催主体 年月 言語
サブ100nm CMOSデバイスによるアナログ回路設計の課題と展望 [招待あり] 電子情報通信学会集積回路研究会 2008/10/23 日本語
設計容易化技術 [招待あり] 日本学術振興会シリコン超集積化システム第165委員会第38回研究会 2005/07/29 日本語
Variability in Timing Where is Statitical Timing? [Invited] TAU 2013/03/28 英語
The Empire Strikes Back or Attack of the Clones? The Once and Future CAD [Invited] ICCAD 2012/11/05 英語
Design Accommodating Variability [Invited] the 6th International Workshop on Future Information Processing Technologies 2005/08/30 英語
著書等 > 著書
著者名 タイトル 出版社等 年月 言語
小野寺 秀俊 情報処理学会論文誌「システムLSI設計とその技術」 情報処理学会論文誌 2007 日本語
小野寺秀俊 LSI配線の解析と合成 ---ディープサブミクロン世代のLSI設計技術--- 培風館 2003 日本語
Hidetoshi Onodera IEICE Transactions on Fundamentals, Special Section on VLSI Design and CAD Algorithms IEICE Transactions on Fundamentals,E89-A,12 2006 英語
Hidetoshi Onodera IEICE Transaction on Fundamentals SepcialSection on CAD,Vol.E84-A,No. 11 2001 英語
特許
発明者名 タイトル 審査の段階 番号 年月
Indoctor 特許登録 9082543 2015/07/14
大友祐輔、桂井宏明、小野寺秀俊、土谷亮 インダクタ 特許登録 5463580 2014/01/31
中村誠、小野寺秀俊、土谷亮 トランスインピーダンスアンプ 特許登録 5137141 2013/11/22
中村誠、岸根桂路、小野寺秀俊、土谷亮 トランスインピーダンスアンプ 特許登録 5147061 2012/12/07
小野寺秀俊、イスラム・エイケイエム・マーフズル 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法 特許公開 WO2015/025682 2015/02/02
中野慎介、野河正史、雨貝太郎、土谷亮、小野寺秀俊 ソレノイドインダクタ 特許出願 特願2014-086116 2014/04/18
中野慎介、野河正史、雨貝太郎、土谷亮、小野寺秀俊 直交型ソレノイドインダクタ 特許出願 特願2014-086117 2014/04/18
小野寺秀俊、イスラム・エイケイエム・マーフズル 集積回路における信号伝搬時間を測定する遅延モニタ回路及び遅延モニタ回路に用いる遅延回路 特許出願 特願2013-169965 2013/08/19
中村誠、小野寺秀俊、土谷亮 ソレノイドインダクタ 特許出願 特願2012-158359 2012/07/17
中村誠、小野寺秀俊、土谷亮 可変インダクタおよびトランスインピーダンスアンプ 特許出願 特願2012-122702 2012/05/30
中村誠、小野寺秀俊、土谷亮、宮脇成和 トランスインピーダンスアンプ 特許出願 特願2012-118264 2012/05/24
中村誠、小野寺秀俊、土谷亮 トランスインピーダンスアンプ 特許出願 特願2011-128884 2011/06/09
CMOS Model Generating Apparatus and Method, Program of the Method and Recording Medium 特許出願 7,937,252 2011/05/03
大友祐輔、桂井宏明、小野寺秀俊、土谷亮 インダクタ 特許出願 特願2010-209549 2010/09/17
小林和淑、古田潤、小野寺秀俊 フリップフロップ回路 特許出願 特願2010-134066 2010/06/11
炭田昌哉、小野寺秀俊 半導体集積回路の設計方法及び半導体集積回路設計装置 特許出願 特願2007-095293 2007/03/30
高務祐哲、小林和淑、小野寺秀俊、石橋孝一郎、笹川幸宏、平田雅規 半導体デバイス及び半導体デバイスの配線方法 特許出願 特願2006-029620 2006/02/07
小野寺秀俊、張 徐亮、小野 信任 CMOSモデル作成装置、垓方法、垓方法のプログラム及び記録媒体 特許出願 特願2005-308700 2005/10/27

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学術賞等
賞の名称(日本語) 賞の名称(英語) 授与組織名(日本語) 授与組織名(英語) 年月
丹羽記念賞 Niwa Memorial Award 丹羽記念会 1984
Recognition of Service Award, for Technical Program Vice Chair ICCAD 02 ACM 2003
Recognition of Service Award, for Technical Program Chair ICCAD 03 ACM 2004
論文賞 Best Paper Award ASP-DAC 2004 ASP-DAC 2004 2004
貢献賞 Recognition of Service Award, for General Chair ICCAD 04 ACM 2005
貢献賞 Special Service Award, for outstanding service on the ICCAD executive committee 1999-2005 ICCAD 2005
貢献賞 Recognition of Service Award, for Program Chair ASPDAC'06 ACM 2006
貢献賞 Recognition of Service Award, for General Chair ASPDAC'07 ACM 2007
フェロー称号 Fellow 電子情報通信学会 The Institute of Electronics, Information and Communication Engineers 2007/09/11
功労賞 Outstanding Service Award 電子情報通信学会基礎境界ソサイエティ IEICE Fundamentals Society 2007
論文賞 Best Paper Award 電子情報通信学会 The Institute of Electronics, Information and Communication Engineers 2009/05/23
優秀論文賞 Best Paper Award 情報処理学会SLDM研究会 IPSJ SIG-SLDM 2009/05
ASICON貢献賞 The ASICON Contribution Award ASICON ASICON 2013
ASPDACリーダーシップアワード ASP-DAC Leadership Award ASP-DAC ASP-DAC 2015
貢献賞 Distinguished Service Award SIGDA/CEDA/ICCAD/DAC/DATE SIGDA/CEDA/ICCAD/DAC/DATE 2015
優秀リコンフィギャラブルシステム論文賞 Best Reconfigurable System Paper Award 情報処理学会RECOND研究会 IPSJ SIG-RECONF 2015/06/19

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外部資金:競争的資金・科学研究費補助金
種別 代表/分担 テーマ(日本語) テーマ(英語) 期間
基盤研究(C) 代表 超微細構造集積回路の詳細設計最適化手法 1998〜1998
基盤研究(B)(2) 代表 低ビットレート・マルチメディア伝送を行う機能素子LSIの開発 Development of a Functional LSI Achieving Low-rate Multimedia Data Transmission 1998/04/01〜2001/03/31
基盤研究(B)(2) 代表 大規模集積回路の総計的特性解析・最適化手法の開発 Development of Statistical Performance Analysis and Optimization Methods for Large Scale Integrated Circuits 1999/04/01〜2002/03/31
特定領域研究(2) 代表 動き補償を利用した動画像の実時間背景・対象物分離アル ゴリズムとハードウェアの開発 2001/04/01〜2003/03/31
基盤研究(B)(2) 代表 集積回路における高速信号伝送技術の研究 Research of a High-speed Signal Transmission Scheme for Integrated Circuits 2002/04/01〜2005/03/31
基盤研究(B) 代表 ばらつきや欠陥を克服する集積回路ハードウェア設計技術 Variation and Defect Aware Design of Integrated Circuits 2007/04/01〜2010/03/31
基盤研究(B) 代表 低電圧安定動作を実現する集積回路ハードウェア設計技術 Integrated Circuit Design for Robust Operation under Low Supply Voltage 2010/04/01〜2013/03/31
基盤研究(B) 代表 自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術 2013/04/01〜2016/03/31
基盤研究(B) 代表 自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術 (平成27年度分) 2015/04/01〜2016/03/31
基盤研究(B) 代表 自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術 (平成28年度分) 2016/04/01〜2017/03/31
基盤研究(A) 代表 自律的に最小エネルギー動作を実現する集積回路設計技術 (平成28年度分) 2016/04/01〜2017/03/31

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外部資金:競争的資金・科学研究費補助金以外
制度名 代表者名 研究課題(日本語) 研究課題(英語) 期間
JST 小野寺秀俊 超微細LSIにおけるオンチップ高速信号伝送技術の開発 2004/04/01〜2005/03/31
JST 小野寺秀俊 クロック生成用PLLの製造プロセスに依存しない設計技術開発 2006/09/08〜2007/02/28
JST CREST 小野寺秀俊 ロバストファブリックを用いたディペンダブルVLSIプラットフォーム Dependable VLSI Platform using Robust Fabrics 2007/10/01〜2014/03/31
JST CREST 橋本昌宜 ビアスイッチの実現によるアルゴリズム・処理機構融合型 コンピューティングの創出 Energy-Efficient Computing with Algorithm Embedded Hardware Enabled by Via-Switch 2014/10/01〜2020/03/31
担当科目
講義名(日本語) 講義名(英語) 開講期 学部/研究科 期間
Advanced Study in CCE II 通年 情報学研究科 2011/04〜2012/03
Advanced Study in CCE I 通年 情報学研究科 2011/04〜2012/03
論理回路 前期 工学部 2011/04〜2012/03
ディジタル回路 前期 工学部 2011/04〜2012/03
特別研究 通年集中 工学部 2011/04〜2012/03
通信情報システム特別研究1 通年 情報学研究科 2011/04〜2012/03
通信情報システム特別研究2 通年 情報学研究科 2011/04〜2012/03
集積回路工学特論 前期 情報学研究科 2011/04〜2012/03
通信情報システム特別セミナー 通年 情報学研究科 2011/04〜2012/03
集積システム工学特別セミナー 通年 情報学研究科 2011/04〜2012/03
ディジタル回路 Digital Circuits 前期 工学部 2012/04〜2013/03
論理回路 Logic Circuits 前期 工学部 2012/04〜2013/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2012/04〜2013/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2012/04〜2013/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2012/04〜2013/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2012/04〜2013/03
集積回路工学特論 Integrated Circuits Engineering, Adv. 前期 情報学研究科 2012/04〜2013/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2012/04〜2013/03
論理回路 Logic Circuits 前期 工学部 2013/04〜2014/03
ディジタル回路 Digital Circuits 前期 工学部 2013/04〜2014/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2013/04〜2014/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2013/04〜2014/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2013/04〜2014/03
集積回路工学特論 Integrated Circuits Engineering, Adv. 前期 情報学研究科 2013/04〜2014/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2013/04〜2014/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2013/04〜2014/03
論理回路 Logic Circuits 前期 工学部 2014/04〜2015/03
ディジタル回路 Digital Circuits 前期 工学部 2014/04〜2015/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2014/04〜2015/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2014/04〜2015/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2014/04〜2015/03
集積回路工学特論 Integrated Circuits Engineering, Adv. 前期 情報学研究科 2014/04〜2015/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2014/04〜2015/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2014/04〜2015/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2014/04〜2015/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2014/04〜2015/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2015/04〜2016/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2015/04〜2016/03
ディジタル回路 Digital Circuits 前期 工学部 2015/04〜2016/03
論理回路 Logic Circuits 前期 工学部 2015/04〜2016/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2015/04〜2016/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2015/04〜2016/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2015/04〜2016/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2015/04〜2016/03
集積回路工学特論 Integrated Circuits Engineering, Adv. 前期 情報学研究科 2015/04〜2016/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2015/04〜2016/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2016/04〜2017/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2016/04〜2017/03
ディジタル回路 Digital Circuits 前期 工学部 2016/04〜2017/03
論理回路 Logic Circuits 前期 工学部 2016/04〜2017/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2016/04〜2017/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2016/04〜2017/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2016/04〜2017/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2016/04〜2017/03
集積回路工学特論 Integrated Circuits Engineering, Adv. 前期 情報学研究科 2016/04〜2017/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2016/04〜2017/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2017/04〜2018/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2017/04〜2018/03
ディジタル回路 Digital Circuits 前期 工学部 2017/04〜2018/03
論理回路 Logic Circuits 前期 工学部 2017/04〜2018/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2017/04〜2018/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2017/04〜2018/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2017/04〜2018/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2017/04〜2018/03
集積回路工学特論 Integrated Circuits Engineering, Adv. 前期 情報学研究科 2017/04〜2018/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2017/04〜2018/03

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全学運営(役職等)
役職名 期間
発明評価委員会(ソフトウェア・コンテンツ分野拠点) 委員 2009/04/01〜2010/03/31
発明評価委員会(メディカル・バイオ分野拠点) 委員 2010/04/01〜2011/03/31
京都大学公開講座等企画委員会 委員 2011/04/01〜2013/03/31
オープンキャンパス委員会 委員 2012/04/01〜2013/03/31
部局運営(役職等)
役職名 期間
企画委員会委員 2011/04/01〜2012/03/31
評価・広報委員会委員 2012/04/01〜2014/03/31
専攻長会議 2014/04/01〜2015/03/31
制規委員会委員 2014/04/01〜2015/03/31
情報セキュリティ委員会委員 2014/04/01〜2015/03/31
教務委員会委員 2016/04/01〜2017/03/31
教務委員会委員長 2017/04/01〜2018/03/31
その他活動:各種受賞歴
賞の名称 授与組織名 年月
琵琶湖ワークショップ優秀ポスター賞,11 IEEE SSCS Japan Chater 1998
その他活動:国・地方公共団体での活動
委員会名(日本語) 委員会名(英語) 役職名 公共団体の名称 期間
科学研究費委員会 専門委員 日本学術振興会 2000〜2000
科学研究費委員会 専門委員 日本学術振興会 2001〜2001
科学研究費委員会 専門委員 日本学術振興会 2002〜2002
科学研究費委員会 専門委員 日本学術振興会 2008〜2009
科学研究費委員会 専門委員 日本学術振興会 2009〜2010
科学研究費委員会 専門委員 日本学術振興会 2010〜2011
科学研究費委員会 専門委員 日本学術振興会 2011〜2012
科学研究費委員会 専門委員 日本学術振興会 2012〜2013
科学研究費委員会 専門委員 日本学術振興会 2013〜2014
科学研究費委員会 専門委員 日本学術振興会 2014〜2015
日本学術会議 連携会員 日本学術会議 2011〜2017
学校協議会 北野高等学校学校協議会委員 大阪府教育委員会 2015〜

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