佐藤 高史

最終更新日時:2018/02/13 18:58:33

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氏名(漢字/フリガナ/アルファベット表記)
佐藤 高史/サトウ タカシ/Takashi Sato
所属部署・職名(部局/所属/講座等/職名)
情報学研究科/通信情報システム専攻集積システム工学講座/教授
学部兼担
部局 所属 講座等 職名
工学部 工学部 電気電子工学科
連絡先住所
種別 住所(日本語) 住所(英語)
職場 〒606-8501 京都市左京区吉田本町 36-1 Yoshida-Hommachi, Sakyo-ku, Kyoto 606-8501 JAPAN
連絡先電話番号
種別 番号
職場
取得学位
学位名(日本語) 学位名(英語) 大学(日本語) 大学(英語) 取得区分
工学修士 早稲田大学
博士(情報学) 京都大学
プロフィール
(日本語)
京都大学大学院情報学研究科 博士課程修了。博士(情報学)。日立製作所、ルネサステクロノジ、東京工業大学を経て、2009 年より京都大学 大学院情報学研究科 (通信情報システム専攻) 教授。この間、カリフォルニア大学バークレー校客員研究員。専門は集積回路工学。特に、微細集積回路のためのばらつき考慮回路設計技術と回路最適化技術。IEEE, ACM, 電子情報通信学会会員。
(英語)
Takashi Sato was with Hitachi, Ltd., Tokyo, Japan from 1991 to 2003, with Renesas Technology Corp., Tokyo, Japan from 2003 to 2006, and with Tokyo Institute of Technology, Yokohama, Japan. In 2009, he joined the Graduate School of informatics, Kyoto University, Kyoto, Japan, where he is currently a professor. He was a visiting industrial fellow at the University of California, Berkeley from 1998 to 1999. His research interests include modeling and CAD for nanometer-scale LSI design, fabrication-aware design methodology, and performance optimization for variation tolerance. Dr. Sato is a member of IEEE, the Association for Computing Machinery (ACM) and Institute of Electronics, Information and Communication Engineers (IEICE).
研究テーマ
(日本語)
集積システムの設計、統計的解析と最適化
研究概要
(日本語)
・大規模集積回路の物理設計および最適化 ・信頼性考慮回路設計手法 ・ばらつき考慮回路設計手法 ・ハードウェアセキュリティ ・パワーデバイスのモデリング
(英語)
Physical design and optimization of integrated circuits Reliability-aware circuit design Variability-aware circuit design Hardware security Power device modeling and characterization
論文 > 論文
(文系研究者の一般的な論文集への寄稿や単行本の分担執筆などは「著書等」を参照してください)
著者名 タイトル 書誌情報等 年月 査読の有無 言語
佐藤高史, 橋本 昌宜 経時劣化概説(招待) 日本信頼性学会誌,35,8,457-458 2013/12 日本語
佐々木 英樹, 原田 高志, 栗山 敏秀, 佐藤 高史, 益 一哉 2つのキャパシタと1本の電源配線で構成した電磁放射低減電源デカップリング回路のQFPパッケージLSIへの適用 電子情報通信学会論文誌,J92-B,5,883-891 2009/05 日本語
金本 俊幾, 佐藤 高史, 黒川 敦, 川上 善之, 岡 宏規, 北浦 智靖, 小林 宏之, 橋本 昌宜 遅延計算におけるインダクタンスを考慮すべき配線の統計的選別手法 情報処理学会論文誌,44,5,1301-1310 2003/05 日本語
M. Shintani, Y. Nakamura, K. Oishi, M. Hiromoto, T. Hikihara, and T. Sato Surface-potential-based Silicon Carbide Power MOSFET Model for Circuit Simulation (accepted) IEEE Transactions on Power Electronics (TPEL),Vol,No 2018/12 英語
M. Shintani, Z. Qin, K. Kuribara, Y. Ogasahara, M. Hiromoto, and T. Sato Mechanically and Electrically Robust Metal-mask Design for Organic CMOS Circuits (accepted) Japanese Journal of Applied Physics (JJAP),vol,no 2018/03 英語
H. Gyoten, M. Hiromoto, and T. Sato Area Efficient Annealing Processor for Ising Model Without Random Number Generator (accepted) IEICE Transactions on Information and Systems,E101-D,2 2018/02 英語
Y. Fujita, M. Hiromoto, and T. Sato PARHELIA: Particle-filter-based Heart Rate Estimation from Photoplethysmographic Signals During Physical Exercise IEEE Transactions on Bio-Medical Engineering,65,1,189-198 2018/01 英語
H. Awano and T. Sato Efficient Aging-aware Failure Probability Estimation Using Augmented Reliability and Subset Simulation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E100-A,12,2807-2815 2017/12 英語
S. Bian, S. Morita, M. Shintani, H. Awano, M. Hiromoto, and T. Sato Identification and Application of Invariant Critical Paths Under NBTI Degradation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E100-A,12,2797-2806 2017/12 英語
A. Mohanty, K. Sutaria, H. Awano, T. Sato, and Y. Cao RTN in Scaled Transistors for On-chip Random Seed Generation IEEE Transactions on Very Large Scale Integration (VLSI) Systems,25,8,2248-2257 2017/08 英語
S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato Utilization of Path-clustering in Efficient Stress-control Gate Replacement for NBTI Mitigation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E100-A,7,1464-1472 2017/07 英語
H. Awano, S. Morita, and T. Sato Scalable Device Array for Statistical Characterization of BTI-related Parameters IEEE Transactions on Very Large Scale Integration (VLSI) Systems,25,4,1455-1466 2017/04 英語
M. Shintani, Y. Nakamura, M. Hiromoto, T. Hikihara, and T. Sato Measurement and Modeling of Gate-drain Capacitance of Silicon Carbide Vertical Double-diffused MOSFET Japanese Journal of Applied Physics (JJAP),56,4S,04CR07-04CR07 2017/03 英語
M. Shintani, T. Uezono, K. Hatayama, K. Masu, and T. Sato Path Clustering for Test Pattern Reduction of Variation-aware Adaptive Path Delay Testing Journal of Electronic Testing: Theory and Applications (JETTA),32,5,601-609 2016/10 英語
S. Bian, M. Shintani, M. Hiromoto, and T. Sato Fast Estimation of NBTI-induced Delay Degradation Based on Signal Probability IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E99-A,7,1400-1409 2016/07 英語
H. Awano, M. Hiromoto, and T. Sato Efficient Aging-aware SRAM Failure Probability Calculation via Particle Filter-based Importance Sampling IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E99-A,7,1390-1399 2016/07 英語
T. Imagawa, M. Hiromoto, H. Ochi, and T. Sato An Error Correction Scheme Through Time Redundancy for Enhancing Persistent Soft-error Tolerance of CGRAs IEICE Transactions on Electronics,E98-C,7,741-750 2015/07 英語
H. Shimizu, H. Awano, M. Hiromoto, and T. Sato Automation of Model Parameter Estimation for Random Telegraph Noise IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E97-A,12,2383-2392 2014/12 英語
H. Awano, M. Hiromoto, and T. Sato BTIarray: A Time-overlapping Transistor Array for Efficient Statistical Characterization of Bias Temperature Instability IEEE Transactions on Device and Materials Reliability,14,3,833-843 2014/09 英語
M. Shintani and T. Sato IDDQ Outlier Screening Through Two-phase Approach: Clustering-based Filtering and Estimation-based Current-threshold Determination IEICE Transactions on Information and Systems,E97-D,8,2095-2104 2014/08 英語
M. Shintani, T. Uezono, T. Takahashi, K. Hatayama, T. Aikyo, K. Masu, and T. Sato A Variability-aware Adaptive Test Flow for Test Quality Improvement IEEE Transactions on Computer-Aided Design,33,7,1056-1066 2014/07 英語
K. B. Sutaria, J. B. Velamala, C. Kim, T. Sato, and Y. Cao Aging Statistics Based on Trapping/detrapping: Compact Modeling and Silicon Validation IEEE Transactions on Device and Materials Reliability,14,2,607-615 2014/06 英語
S. Hagiwara, T. Date, K. Masu, and T. Sato Hypersphere Sampling for Accelerating High-dimension and Low-failure Probability Circuit-yield Analysis IEICE Transactions on Electronics,E97-C,4,280-288 2014/04 英語
K. Yamanaga, R. Takahashi, S. Hagiwara, K. Masu, and T. Sato State-dependence of On-chip Power Distribution Network Capacitance IEICE Transactions on Electronics,E97-C,1,77-84 2014/01 英語
J. B. Velamala, K. B. Sutaria, H. Shimizu, H. Awano, T. Sato, G. Wirth, and Y. Cao Compact Modeling of Statistical BTI Under Trapping/detrapping IEEE Transactions on Electron Devices,60,11,3645-3654 2013/11 英語
H. Yuasa, H. Tsutsui, H. Ochi, and T. Sato Parallel Acceleration Scheme for Monte Carlo Based SSTA Using Generalized STA Processing Element IEICE Transactions on Electronics,E96-C,4,473-481 2013/04 英語
T. Imagawa, H. Tsutsui, H. Ochi, and T. Sato A Cost-effective Selective TMR for Coarse-grained Reconfigurable Architectures Based on DFG-level Vulnerability Analysis IEICE Transactions on Electronics,E96-C,4,454-462 2013/04 英語
M. Shintani and T. Sato Device-parameter Estimation Through IDDQ Signatures IEICE Transactions on Information and Systems,E96-D,2,303-313 2013/02 英語
H. Awano, H. Tsutsui, H. Ochi, and T. Sato Bayesian Estimation of Multi-trap RTN Parameters Using Markov Chain Monte Carlo Method IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E95-A,12,2272-2283 2012/12 英語
T. Enami, T. Sato, and M. Hashimoto Power Distribution Network Optimization for Timing Improvement With Statistical Noise Model and Timing Analysis IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E95-A,12,2261-2271 2012/12 英語
J. Kawashima, H. Tsutsui, H. Ochi, and T. Sato A Variability-aware Energy-minimization Strategy for Subthreshold Circuits IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E95-A,12,2242-2250 2012/12 英語
T. Imagawa, M. Hiromoto, H. Ochi, and T. Sato Reliability Evaluation Environment for Exploring Design Space of Coarse-grained Reconfigurable Architectures IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E93-A,12,2524-2532 2010/12 英語
S. Hagiwara, K. Yamanaga, R. Takahashi, K. Masu, and T. Sato Linear Time Calculation of On-chip Power Distribution Network Capacitance Considering State-dependence IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E93-A,12,2409-2416 2010/12 英語
K. Yamanaga, S. Amakawa, K. Masu, and T. Sato A Universal Equivalent Circuit Model for Ceramic Capacitors IEICE Transactions on Electronics,E93-C,3,347-354 2010/04 英語
T. Kanamoto, T. Okumura, K. Furukawa, H. Takafuji, A. Kurokawa, K. Hachiya, T. Sakata, M. Tanaka, H. Nakashima, H. Masuda, T. Sato, and M. Hashimoto Impact of Self-heating in Wire Interconnection on Timing IEICE Transactions on Electronics,E93-C,3,388-392 2010/03 英語
T. Uezono, K. Masu, and T. Sato A Time-slicing Ring Oscillator for Capturing Time-dependent Delay Degradation and Power Supply Voltage Fluctuation IEICE Transactions on Electronics,E93-C,3,324-331 2010/03 英語
Z. Huang, A. Kurokawa, M. Hashimoto, T. Sato, M. Jiang, and Y. Inoue Modeling the Overshooting Effect for CMOS Inverter Delay Analysis IEEE Transactions on Computer-Aided Design,29,2,250-260 2010/02 英語
T. Sakata, T. Okumura, A. Kurokawa, H. Nakashima, H. Masuda, T. Sato, M. Hashimoto, K. Hachiya, K. Furukawa, M. Tanaka, H. Takafuji, and T. Kanamoto An Approach for Reducing Leakage Current Variation Due to Manufacturing Variability IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E92-A,12,3016-3023 2009/12 英語
T. Sato, H. Ueyama, N. Nakayama, and K. Masu Accurate Array-based Measurement for Subthreshold-current of MOS Transistors IEEE Journal of Solid-State Circuits,44,11,2977-2986 2009/11 英語
A. Kurokawa, T. Sato, T. Kanamoto, and M. Hashimoto Interconnect Modeling: A Physical Design Perspective (Invited) IEEE Transactions on Electron Devices,56,9,1840-1851 2009/09 英語
K. Masu, N. Ishihara, N. Nakayama, T. Sato, and S. Amakawa Physical Design Challenges to Nano-CMOS Circuits (Invited) IEICE Electronics Express (ELEX),6,11,703-720 2009/06 英語
S. Hagiwara, T. Sato, and K. Masu Analytical Estimation of Path-delay Variation for Multi-threshold CMOS Circuits IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E92-A,4,1031-1038 2009/04 英語
T. Uezono, T. Sato, and K. Masu One-shot Voltage-measurement Circuit Utilizing Process Variation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E92-A,4,1024-1030 2009/04 英語
T. Okumura, A. Kurokawa, H. Masuda, T. Kanamoto, M. Hashimoto, H. Takafuji, H. Nakashima, N. Ono, T. Sakata, and T. Sato Improvement in Computational Accuracy of Output Transition Time Variation Considering Threshold Voltage Variations IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E92-A,4,990-997 2009/04 英語
K. Yamanaga, T. Sato, and K. Masu 2-port Modeling Technique for Surface-mount Passive Components IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E92-A,4,976-982 2009/04 英語
K. Yamada, T. Sato, N. Nakayama, S. Amakawa, K. Masu, and S. Kumashiro Layout-aware Compact Model of MOSFET Characteristics Variations Induced by STI Stress IEICE Transactions on Electronics,E91-C,7,1142-1150 2008/07 英語
S. Hagiwara, T. Uezono, T. Sato, and K. Masu Application of Correlation-based Regression Analysis for Improvement of Power Distribution Network IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E91-A,4,951-956 2008/04 英語
M. Imai, T. Sato, N. Nakayama, and K. Masu An Evaluation Method of the Number of Monte Carlo STA Trials for Statistical Path Delay Analysis IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E91-A,4,957-964 2008/04 英語
M. Hashimoto, J. Yamaguchi, T. Sato, and H. Onodera Timing Analysis Considering Temporal Supply Voltage Fluctuation IEICE Transactions on Information and Systems,E91-D,3,655-660 2008/03 英語
Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, and T. Onoye Validation of a Full-chip Simulation Model for Supply Noise and Delay Dependence on Average Voltage Drop With On-chip Delay Measurement IEEE Transactions on Circuits and Systems II,54,10,868-872 2007/10 英語
H. Kobayashi, N. Ono, T. Sato, J. Iwai, H. Nakashima, T. Okumura, and M. Hashimoto Proposal of Metrics for SSTA Accuracy Evaluation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E90-A,4,808-814 2007/04 英語
T. Sato, J. Ichimiya, N. Ono, and M. Hashimoto On-chip Thermal Gradient Analysis Considering Interdependence Between Leakage Power and Temperature IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E89-A,12,3491-3499 2006/12 英語
K. Hachiya, H. Kobayashi, T. Okumura, T. Sato, and H. Oka A Method to Derive SSO Design Rule Considering Jitter Constraint IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E89-A,4,865-872 2006/04 英語
T. Sato, J. Ichimiya, N. Ono, K. Hachiya, and M. Hashimoto On-chip Thermal Gradient Analysis and Temperature Flattening for SoC Design IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E88-A,12,3382-3389 2005/12 英語
T. Sato, M. Hashimoto, and H. Onodera Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E88-A,12,3429-3436 2005/12 英語
T. Sato and H. Masuda Design and Measurement of an Inductance-oscillator for Analyzing On-chip Inductance Impact on Wire Delay Journal of Analog Integrated Circuits and Signal Processing,42,3,209-217 2005/03 英語
K. Takeuchi, K. Yanagisawa, T. Sato, K. Sakamoto, and S. Hojo Probabilistic Crosstalk Delay Estimation for ASICs IEEE Transactions on Computer-Aided Design,23,9,1377-1383 2004/09 英語
A. Kurokawa, T. Sato, and H. Masuda Approximation Formula Approach for the Efficient Extraction of On-chip Inductance IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86-A,12,2933-2941 2003/12 英語
Y. Cao, M. Orshansky, T. Sato, D. Sylvester, and C. Hu Spice Up Your MOSFET Modeling IEEE Circuits and Devices Magazine,19,4,17-23 2003/07 英語
T. Sato, Y. Cao, K. Agarwal, D. Sylvester, and C. Hu Bi-directional Closed-form Transformation Between On-chip Coupling Noise Waveforms and Interconnect Delay Change Curves IEEE Transactions on Computer-Aided Design,22,5,560-572 2003/05 英語
A. Kurokawa, K. Hachiya, T. Sato, K. Tokumasu, and H. Masuda Fast On-chip Inductance Extraction of VLSI Including Angled Interconnects IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86-A,4,841-845 2003/04 英語
T. Sato, D. Sylvester, Y. Cao, and C. Hu Accurate In-situ Measurement of Noise Peak and Delay Induced by Interconnect Coupling IEEE Journal of Solid-State Circuits,36,10,1587-1591 2001/10 英語
T. Sato, Y. Nishio, T. Sugano, and Y. Nakagome A 5 GBytes/s Data Transfer Scheme With Bit-to-bit Skew Control for Synchronous DRAM IEEE Journal of Solid-State Circuits,34,5,653-660 1999/05 英語

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学会発表等 > 学会発表等
(文系研究者の一般的な学会報告の業績は「講演等」を参照してください)
著者名 タイトル 書誌情報等 年月 査読の有無 言語
氏家 隆之, 廣本正之, 佐藤 高史 動画像コーデックの動きベクトル援用によるCNN物体検出の負荷緩和 情報処理学会 第210回コンピュータビジョンとイメージメディア研究発表会,CVIM2018-210,4,1-8 2018/01 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路 電気学会研究会資料半導体電力変換研究会(SPC),SPC-17-168,93-98 2017/11 日本語
佐藤 高史, 大石一輝, 廣本正之, 新谷道広 SiCパワーMOSFETの特性測定とモデル化(招待) 信学技報 SDM研究会,SDM2017-65,21-26 2017/11 日本語
田中 悠貴, 辺 松, 廣本 正之, 佐藤 高史 双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF 信学技報 VLD研究会(デザインガイア),VLD2017-40,79-84 2017/11 日本語
Qin Zhaoxing, 新谷 道広, 廣本 正之, 栗原 一徳, 小笠原 泰弘, 佐藤 高史 有機トランジスタCMOS回路製造のためのメタルマスクの要素設計ルールに関する一検討 電子情報通信学会 総合大会,A-6-9,52-52 2017/09 日本語
粟野 皓光, 佐藤 高史 チャレンジヒステリシス特性を有するPUFの設計とシミュレーションに基づく性能評価 DA シンポジウム,79-84 2017/08 日本語
ベンジャミン ドーファン, 大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 特性曲線を特徴ベクトルとした機械学習によるパワーデバイスの個体識別 電気学会研究会資料半導体電力変換研究会(SPC),SPC-17-108,19-24 2017/07 日本語
ベンジャミン ドーファン, 大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 プロッタを利用したディスクリートパワーデバイスの自動測定装置 電気学会研究会資料半導体電力変換研究会(SPC),SPC-17-103,19-24 2017/06 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 トランジスタ劣化の永続・回復可能成分を考慮したしきい値電圧変動の時間依存モデル 回路とシステムワークショップ,208-213 2017/05 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 特性測定に基づくパワーデバイスの自己発熱モデルを利用した電力変換回路の電気・熱連成解析 回路とシステムワークショップ,105-110 2017/05 日本語
佐藤 高史, 大石 一輝, 新谷 道広, 廣本 正之 回路シミュレーションによる電力変換回路の熱・電気連成解析を目指して --- 自己発熱を考慮したパワーMOSFETのモデリング ---(招待) 回路とシステムワークショップ,99-104 2017/05 日本語
藤田 雄也, 廣本 正之, 佐藤 高史 手の動画像からの心拍間隔推定に関する一検討 電子情報通信学会 総合大会,B-20-13,555-555 2017/03 日本語
岡本 浩尚, 業天 英範, 廣本 正之, 佐藤 高史 イジングモデルのソフトウェア実装による最大カット問題の求解性能評価 電子情報通信学会 総合大会,A-1-25,25-25 2017/03 日本語
小西 慧, 廣本 正之, 佐藤 高史 動画のフレーム間相関を利用した圧縮センシングの高速復元手法 信学技報 スマートインフォメディアシステム研究会,SIS2016-55,77-82 2017/03 日本語
粟野 皓光, 佐藤 高史 Line samplingを用いたモンテカルロ法に基づくタイミング歩留り解析の高速化 信学技報 VLSI設計技術研究会,VLD2016-117,478,83-84 2017/03 日本語
業天 英範, 廣本 正之, 佐藤 高史 イジングモデルのFPGA実装による最大カット問題の求解速度評価 第42回パルテノン研究会,42,57-62 2016/12 日本語
氏家 隆之, 廣本 正之, 佐藤 高史 演算簡略化手法評価のための畳み込みニューラルネットワークのFPGA実装 第42回パルテノン研究会,42,51-56 2016/12 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 スイッチング波形を利用したパワーMOSFETの入力容量測定とモデル化 電気学会研究会資料半導体電力変換研究会(SPC),SPC-16-146,75-80 2016/11 日本語
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山森 聡, 廣本 正之, 佐藤 高史 ばらつきを考慮したメモリスタモデルによるニューラルネットワークの学習収束性の評価 電子情報通信学会 ソサイエティ大会 エレクトロニクス講演論文集2,C-12-38,85-85 2016/09 日本語
藤田 雄也, 廣本 正之, 佐藤 高史 顔と手の連続静止画からの脈波伝播時間推定に関する一検討 電子情報通信学会 ソサイエティ大会,B-20-2,431-431 2016/09 日本語
田中 悠貴, 吉永 幹, 廣本 正之, 佐藤 高史 しきい値電圧ばらつきによるBistable Ring PUFの応答予測 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集,A-6-3,66-66 2016/09 日本語
忻 瑞徳, 森田 俊平, 新谷 道広, 廣本 正之, 佐藤 高史 NBTIによるしきい値電圧変動のストレス確率依存性の評価 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集,A-6-2,65-65 2016/09 日本語
三宅 哲史, 氏家 隆之, 廣本 正之, 佐藤 高史 Binarized Neural Networkを用いた画像認識ハードウェアの消費エネルギー評価 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集,A-6-1,64-64 2016/09 日本語
新谷 道広, 大石 一輝, 周 瑞, 廣本 正之, 佐藤 高史 V溝構造SiCパワーMOSFETの静特性モデル化に関する一考察 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集,A-1-36,36-36 2016/09 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 PWM電力制御によるパワーデバイスの熱伝達特性測定 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集,A-1-35,35-35 2016/09 日本語
奥田 貴史, 中村 洋平, 新谷 道広, 佐藤 高史, 引原 隆士 表面ポテンシャルモデルを用いたSiCパワーMOSFETの過渡解析および昇圧回路への応用 電気学会産業応用部門大会(JIASC),LA-1,1-10,XXX-XXX 2016/08 日本語
新谷 道広, 孫 宇チョン, 関谷 大雄, 佐藤 高史 零電圧スイッチング動作に基づくゲートドライバのための設計解析式の検討 電気学会研究会資料半導体電力変換研究会(SPC),SPC-16-099,77-82 2016/07 日本語
藤田 雄也, 廣本 正之, 佐藤 高史 粒子フィルタを用いた光電脈波信号からの運動時心拍数推定手法 回路とシステムワークショップ,351-356 2016/05 日本語
周 瑞, 新谷 道広, 廣本 正之, 佐藤 高史 ゲート電圧依存性を考慮した縦型SiCパワーMOSFETのボディダイオードモデル 回路とシステムワークショップ,279-284 2016/05 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 パッケージの熱伝達特性推定に基づくパワーMOSFET自己発熱モデル 回路とシステムワークショップ,273-278 2016/05 日本語
森田 俊平, 辺 松, 新谷 道広, 廣本 正之, 佐藤 高史 代表パス抽出による劣化緩和セル置換箇所の高速な選択手法 回路とシステムワークショップ,36-41 2016/05 日本語
辺 松, 新谷 道広, 森田 俊平, 粟野 浩光, 廣本 正之, 佐藤 高史 信号確率伝播に基づくプロセッサのためのNBTI起因最大遅延パスの抽出 回路とシステムワークショップ,30-35 2016/05 日本語
氏家 隆之, 廣本 正之, 佐藤 高史 近似的予測戦略に基づく畳み込みニューラルネットワークプロセッサの低電力化 回路とシステムワークショップ,13-18 2016/05 日本語
新谷 道広, 廣本 正之, 佐藤 高史 表面電位に基づくSiCパワーMOSFETモデルを用いたE級増幅器の回路シミュレーションに関する検討 電気学会全国大会講演論文集,4,20-20 2016/03 日本語
高垣 勇登, 黒谷 欣吾, 日高 青路, 廣本 正之, 佐藤 高史 Sパラメータに基づく等価回路を利用したDC-DCコンバータの高周波ノイズモデリング 電気学会全国大会講演論文集,4,160-160 2016/03 日本語
岸野 瞬士, 廣本 正之, 佐藤 高史 格子状電極を用いたジェスチャ認識向け電界センサによる導電体位置推定精度の評価 電子情報通信学会 総合大会(於 九州大学) 基礎・境界講演論文集,H-2-20,61-61 2016/03 日本語
業天 英範, 廣本 正之, 佐藤 高史 最大カット問題の高速求解に向けた二次元イジングモデルのFPGA実装 信学技報 VLSI設計技術研究会,VLD2015-133,125-130 2016/03 日本語
新谷 道広, 中村 洋平, 廣本 正之, 引原 隆士, 佐藤 高史 SiCパワーMOSFETにおける帰還容量の測定とモデル化 電気学会研究会資料半導体電力変換研究会(SPC),SPC-15-201,41-46 2015/12 日本語
粟野 皓光, 佐藤 高史 モンテカルロ法に基づくタイミング歩留り解析の高速化 信学技報 VLSI設計技術研究会(デザインガイア),VLD2015-43,37-42 2015/12 日本語
周 瑞, 新谷 道広, 廣本 正之, 佐藤 高史 電荷基準モデルに基づく縦型SiCパワーMOSFETのトランジスタモデル 電気学会研究会資料半導体電力変換研究会(SPC),SPC-15-165,107-112 2015/10 日本語
周 瑞, 新谷 道広, 廣本 正之, 佐藤 高史 電荷基準モデルに基づく縦型SiCパワーMOSFETの電流特性モデル化の検討 電子情報通信学会 ソサイエティ大会,A-1-1,1-1 2015/09 日本語
氏家 隆之, 大荷 唯明, 廣本 正之, 佐藤 高史 低電圧畳み込みニューラルネットワーク回路における演算誤り緩和に向けたプーリング手法の検討 電子情報通信学会 ソサイエティ大会,A-3,853-853 2015/09 日本語
大石 一輝, 新谷 道広, 廣本 正之, 佐藤 高史 SiCパワーMOSFET寄生ダイオードのPN接合ダイオードモデルを用いたモデル化 電子情報通信学会 ソサイエティ大会,A-1-2,2-2 2015/09 日本語
森田 俊平, 辺 松, 新谷 道広, 廣本 正之, 佐藤 高史 プロセッサのNBTI劣化緩和法における劣化抑止制御回路の置換箇所削減に関する一検討 電子情報通信学会 ソサイエティ大会,A-3-10,55-55 2015/09 日本語
業天 英範, 廣本 正之, 佐藤 高史 二次元イジングモデルによる最大カット問題の求解における収束の早いスピン更新方法の検討 電子情報通信学会 ソサイエティ大会,A-1-15,15-15 2015/09 日本語
藤田 雄也, 廣本 正之, 佐藤 高史 粒子フィルタを用いた運動時ノイズに頑健な心拍数推定アルゴリズム 電子情報通信学会 ソサイエティ大会,A-20-10,420-420 2015/09 日本語
小西 慧, 廣本 正之, 佐藤 高史 圧縮センシング向けイメージセンサにおける省電力な観測行列生成回路 回路とシステムワークショップ,243-248 2015/08 日本語
佐藤 高史 ばらつき考慮シミュレーションの最近の動向(招待) 回路とシステムワークショップ,19-24 2015/08 日本語
粟野 皓光, 廣本 正之, 佐藤 高史 デバイス特性の経年劣化に起因する不良確率変化の効率的な解析手法 DA シンポジウム,169-174 2015/08 日本語
大荷 唯明, 廣本 正之, 佐藤 高史 ニューラルネットワークハードウェアの低電圧動作時における演算誤り緩和 回路とシステムワークショップ,249-254 2015/08 日本語
新谷 道広, 廣本 正之, 佐藤 高史 パワーMOSFETデバイスモデルに向けた自動モデルパラメータ決定手法に関する一検討 電気学会全国大会講演論文集,4,2-2 2015/03 日本語
吉永 幹, 粟野 皓光, 廣本 正之, 佐藤 高史 RTN起因のリングオシレータ発振周波数変動を利用したPUF 信学技報 VLSI設計技術研究会,VLD2014-174,112-117 2015/03 日本語
辺 松, 新谷 道広, Zheng Wang, 廣本 正之, Anupam Chattopadhyay, 佐藤 高史 命令セットアーキテクチャによる劣化抑止ゲート制御を用いたプロセッサNBTI劣化緩和手法 信学技報 VLSI設計技術研究会,VLD2014-161,49-54 2015/03 日本語
粟野 皓光, 廣本 正之, 佐藤 高史 RTNを考慮したSRAM不良確率の高速計算 信学技報 VLD研究会(デザインガイア),VLD2014-74,15-20 2014/11 日本語
今川 隆司, 廣本 正之, 越智 裕之, 佐藤 高史 粗粒度再構成可能アーキテクチャ向けの省メモリな耐ソフトエラー時間多重化手法 第40回パルテノン研究会,40,37-44 2014/09 日本語
岡崎 剛, 川島 潤也, 廣本 正之, 佐藤 高史 フリップフロップの最小動作電圧計測のためのFPGAを用いた自動設計環境の構築 第40回パルテノン研究会,40,1-6 2014/09 日本語
吉永 幹, 粟野 皓光, 廣本 正之, 佐藤 高史 ランダムテレグラフノイズを用いたチップ識別手法の一検討 電子情報通信学会 ソサイエティ大会,A-7-1,95-95 2014/09 日本語
木村 和紀, 廣本 正之, 佐藤 高史 高次元回路歩留まり解析高速化のための最急降下法を用いた不良領域探索 回路とシステムワークショップ,229-234 2014/08 日本語
佐川 善彦, 廣本 正之, 佐藤 高史, 越智 裕之 低電圧起動回路を用いた省電力チップ間非接触通信回路 情報処理学会SLDM研究会,2014-SLDM-166,10,1-6 2014/05 日本語
岡崎 剛, 廣本 正之, 佐藤 高史 ランダムウォーク電源網解析の高速化に向けた節点解析順序の検討 情報処理学会SLDM研究会,2014-SLDM-166,9,1-6 2014/05 日本語
新谷 道弘, 佐藤 高史 最大動作周波数テストの枠組みを用いたデバイスパラメータ推定手法 電子情報通信学会ディペンダブルコンピューティング研究会,DC2013-85,37-42 2014/02 日本語
高垣 勇登, 三舩 洋嗣, 日高青路, 廣本 正之, 佐藤 高史 3端子コンデンサにおける周波数特性の有理関数近似と等価回路表現 電子情報通信学会EMCJ研究会,EMCJ2014-101,89-94 2014/01 日本語
羅 丹, 藤田 隆史, 廣本 正之, 佐藤 高史 TV最適化を用いた可変レート圧縮センシング 電子情報通信学会 ソサイエティ大会(於 福岡工業大学),64,A-4 2013/09 日本語
粟野 皓光, 廣本 正之, 佐藤 高史 3996トランジスタにおけるNBTI劣化の統計的ばらつき DA シンポジウム,3-8 2013/08 日本語
粟野 皓光, 佐藤 高史 トランジスタアレイを用いたBTI劣化の統計的観測 DA シンポジウム,85-90 2013/08 日本語
岡崎 剛, 筒井 弘, 越智 裕之, 佐藤 高史 準ゼロ分散推定と誤差平滑化処理を併用するランダムウォーク電源網解析 回路とシステムワークショップ,472-477 2013/07 日本語
藤田 隆史, 筒井 弘, 越智 裕之, 佐藤 高史 画像の圧縮センシングにおける圧縮率の適応的変更手法 回路とシステムワークショップ,397-402 2013/07 日本語
木村 和紀, 筒井 弘, 越智 裕之, 佐藤 高史 SRAM 回路解析における最小ノルム不良サンプルと歩留りの関係 回路とシステムワークショップ,374-379 2013/07 日本語
藤田 隆史, 川島 潤也, 廣本 正之, 筒井 弘, 越智 裕之, 佐藤 高史 低電源電圧におけるフリップフロップの故障モードの解析 電子情報通信学会ICD研究会,ICD2013-XX,129-134 2013/07 日本語
岡崎 剛, 筒井 弘, 越智 裕之, 佐藤 高史 ランダムウォーク線形回路解析のスレッド並列化における電圧源化排他制御の検討 電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集,61,A-3 2013/03 日本語
藤田 隆史, 筒井 弘, 越智 裕之, 佐藤 高史 回路構造の異なるラッチの消費エネルギーの比較 電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集,78,C-12 2013/03 日本語
森下拓海, 日高青路, 山長 功, 佐藤 高史 空間周波数領域インピーダンス行列を用いたマルチポートLSIモデルの検討 電子情報通信学会EMCJ研究会,EMCJ2012-131,79-84 2013/03 日本語
新谷 道弘, 佐藤 高史 オンラインテストを指向したIDDQ電流しきい値決定手法の検討 電子情報通信学会VLSI設計技術研究会,VLD2012-137,7-12 2013/03 日本語
川島 潤也, 筒井 弘, 越智 裕之, 佐藤 高史 チップ試作による最小動作電圧予測手法の評価 電子情報通信学会ICD研究会,ICD2012-87,3-8 2012/12 日本語
城間 誠, 山中 俊輝, 小笠原 泰弘, 金本 俊幾, 成木 保文, 奥村 隆昌, 増田 弘生, 古川 且洋, 佐藤 高史, 橋本 昌宜, 黒川 敦, 田中 正和 微細プロセス(22nm世代)における配線コーナー削減手法の検討 DA シンポジウム,199-204 2012/08 日本語
小谷 憲, 増田 弘生, 成木 保文, 奥村 隆昌, 城間 誠, 金本 俊幾, 古川 且洋, 山中 俊輝, 小笠原 泰弘, 佐藤 高史, 橋本 昌宜, 黒川 敦, 田中 正和 微細CMOSタイミング設計の新しいコーナー削減手法 DA シンポジウム,193-198 2012/08 日本語
清水 裕史, 筒井 弘, 越智 裕之, 佐藤 高史 情報量規準を用いる RTN モデルパラメータ推定の自動化 DA シンポジウム,49-54 2012/08 日本語
森下 拓海, 筒井 弘, 越智 裕之, 佐藤 高史 クリロフ部分空間法を用いた電源回路網解析の GPU 実装による高速化 回路とシステムワークショップ,432-437 2012/08 日本語
川島 潤也, 越智 裕之, 筒井 弘, 佐藤 高史 回路の最小動作電圧改善とその予測精度向上の一検討 回路とシステムワークショップ,313-318 2012/08 日本語
山長 功, 佐藤 高史 低ESRと高ESRコンデンサの組み合わせ使用による電源インピーダンスの低減手法 エレクトロニクス実装学会 全国大会,8A-18 2012/03 日本語
新谷 道広, 佐藤 高史 IDDQ 電流による大域プロセスばらつきの推定手法 信学技報 VLSI設計技術研究会,111,VLD2011-120,1-6 2012/03 日本語
新谷 道広, 佐藤 高史 プロセスばらつき推定に基づくIDDQテスト良品判定基準決定の試み 信学技報 ディペンダブルコンピューティング研究会,111-435,DC2011-84,49-54 2012/02 日本語
森下 巧海, 筒井 弘, 越智 裕之, 佐藤 高史 ブロック反復法を用いた電源回路網解析の高速化 デザインガイア 情報処理学会 SLDM研究会,VLD2011-63,67-71 2011/11 日本語
宮川 哲朗, 筒井 弘, 越智 裕之, 佐藤 高史 ゼロ分散推定重点的サンプリングを用いたランダムウォークによる過渡解析 デザインガイア 情報処理学会 SLDM研究会,VLD2011-64,73-78 2011/11 日本語
粟野皓光, 清水裕史, 筒井 弘, 越智 裕之, 佐藤 高史 ランダムテレグラフノイズモデル化のためのパラメータ推定法の検討 デザインガイア 情報処理学会 SLDM研究会,VLD2011-66,85-90 2011/11 日本語
森下 巧海, 筒井 弘, 越智 裕之, 佐藤 高史 ヤコビ法を用いた電源回路網解析の GPU 実装 電子情報通信学会 ソサイエティ大会,A-3 2011/09 日本語
清水 裕史, 筒井 弘, 越智 裕之, 佐藤 高史 EM法によるMOSデバイス界面状態数の自動推定 電子情報通信学会 ソサイエティ大会,C-12 2011/09 日本語
佐方 剛, 成木 保文, 奥村 隆昌, 金本 俊幾, 増田 弘生, 佐藤 高史, 橋本 昌宜, 古川 且洋, 田中 正和, 山中俊輝 CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析 DA シンポジウム,195-200 2011/08 日本語
今川 隆司, 湯浅 洋史, 筒井 弘, 越智 裕之, 佐藤 高史 配線資源の信頼性モデルを用いた粗粒度再構成可能アーキテクチャ向け選択的三重化の最適化手法 DA シンポジウム,111-116 2011/08 日本語
片山 健太郎, 筒井 弘, 越智 裕之, 佐藤 高史 複数不良領域を持つ回路歩留まり解析のための逐次重点的サンプリング法 DA シンポジウム,93-98 2011/08 日本語
川島 潤也, 越智 裕之, 筒井 弘, 佐藤 高史 エネルギー最小化と動作保証を考慮したサブスレッショルド回路の設計指針の検討 回路とシステムワークショップ,401-406 2011/08 日本語
萩原 汐, 伊達 貴徳, 上薗 巧, 益 一哉, 佐藤 高史 混合正規分布による重点的サンプリングの高次元ばらつき解析への適用 情報処理学会第148回システムLSI設計技術研究会,Vol2011-SLDM-149,25,1-6 2011/03 日本語
上薗 巧, 越智 裕之, 佐藤 高史 リングオシレータによるしきい値簡易測定の温度依存性の検討 信学技報 VLSI設計技術研究会,VLD2010-9,67-70 2010/09 日本語
湯浅 洋史, 今川 隆司, 廣本 正之, 越智 裕之, 佐藤 高史 誤り伝播に着目した粗粒度再構成可能アーキテクチャ向け部分的三重化手法 信学技報,VLD2010-4,37-42 2010/05 日本語
伊達 貴徳, 萩原 汐, 益 一哉, 佐藤 高史 超球の一部を用いた歩留まり推定における不良領域の効率的探索手法 信学技報 VLSI設計技術研究会,VLD2009-105,37-42 2010/03 日本語
伊達 貴徳, 萩原 汐, 益 一哉, 佐藤 高史 重点的サンプリングにおける平均値移動量の決定手法とそのSRAM歩留り解析への適用 情報処理学会第142回システムLSI設計技術研究会,Vol2009-SLDM-142,14,1-6 2009/12 日本語
佐藤 高史 セラミックコンデンサのモデル化とオンパッケージでの電源ノイズ対策 シリコンRF研究会,XXX-YYY 2009/11 日本語
宮川 哲朗, 山長 功, 越智 裕之, 佐藤 高史 重点的サンプリングを用いたランダムウォークによる線形回路解析の高速化 DA シンポジウム,51-56 2009/08 日本語
増田 弘生, 佐方 剛, 佐藤 高史, 橋本 昌宜, 古川 且洋, 田中 正和, 山中 俊輝, 金本俊幾 RTNを考慮した回路特性ばらつき解析方法の検討 DA シンポジウム,209-214 2009/08 日本語
今川 隆司, 廣本 正之, 高 永勲, Dawood Alnajjar, 密山 幸男, 越智 裕之, 佐藤 高史 柔軟な信頼性を実現する再構成可能デバイスのための配置配線ツール DA シンポジウム,55-59 2009/08 日本語
高橋 知之, 上薗 巧, 越智 裕之, 益 一哉, 佐藤 高史 パス遅延測定によるチップ特性の推定手法 DA シンポジウム,133-138 2009/08 日本語
伊達 貴徳, 萩原 汐, 上薗 巧, 佐藤 高史 SRAM回路の構造的対称性を考慮した2段階学習型重点的サンプリング 信学技報 VLSI設計技術研究会,VLD09-5,37-42 2009/05 日本語
山田 健太,庄 俊之, 益 一哉, 中山 範明, 佐藤 高史, 天川 修平, 國清 辰也, 吉村尚郎, 伊藤 優, 熊代成孝 STIストレスによるMOSFET特性変動のコンパクトモデル 第56回応用物理学関係連合講演会,31p-G 2009/03 日本語
萩原 汐, 高橋 亮, 山長 功, 佐藤 高史, 益 一哉 状態依存性を考慮した論理回路の電源間容量モデルの検討 電子情報通信学会 総合大会,C-12 2009/03 日本語
山長 功, 高橋 亮, 萩原 汐, 佐藤 高史, 益 一哉 状態依存性解析のための電源間容量のテーブルルックアップ計算 電子情報通信学会 総合大会,C-12 2009/03 日本語
新谷 道広, 高橋 知之, 植山 寛之, 上薗 巧, 佐藤 高史, 畠山 一実, 相京 隆, 益 一哉 統計的タイミング情報に基づく適応型テスト 電子情報通信学会 総合大会,D-10 2009/03 日本語
上薗 巧, 高橋 知之, 植山 寛之, 新谷 道広, 佐藤 高史, 益 一哉 適応型テストにおけるクリティカルパスのクラスタリング手法 電子情報通信学会 総合大会,D-10 2009/03 日本語
榎並 孝司, 橋本 昌宜, 佐藤 高史 電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法 信学技報 VLSI設計技術研究会,VLD09-36,207-212 2009/03 日本語
佐藤 高史, 山長 功 LSI等価回路モデル評価に向けたオンチップ電源電圧の測定手法 電子情報通信学会 ソサイエティ大会,BI-2-5,SS85-SS86 2008/09 日本語
伊達 貴徳, 萩原 汐, 佐藤 高史, 中山 範明, 益 一哉 回路特性ばらつき解析に対する重点的サンプリングの適用検討 電子情報通信学会 ソサイエティ大会,A-1-27,27-27 2008/09 日本語
植山 寛之, 佐藤 高史, 中山 範明, 益 一哉 抵抗測定法によるトランジスタアレイ回路の測定時間短縮化 電子情報通信学会 ソサイエティ大会,C-12-41,110-110 2008/09 日本語
高橋 知之, 植山 寛之, 萩原 汐, 佐藤 高史, 益 一哉 電源電圧変動やプロセスばらつきに対する標準セルの遅延感度検討 電子情報通信学会 ソサイエティ大会,A-3-2,52-52 2008/09 日本語
高橋 亮, 山長 功, 佐藤 高史, 益 一哉 CMOS論理回路における電源網容量の入力状態依存性についての検討 電子情報通信学会 ソサイエティ大会,C-12-42,111-111 2008/09 日本語
萩原 汐, 佐藤 高史, 益 一哉 パス遅延時間ばらつきを考慮した電源遮断回路の設計指針 DA シンポジウム,7-12 2008/08 日本語
奥村 隆昌, 黒川 敦, 増田 弘生, 金本 俊幾, 佐藤 高史, 橋本 昌宜, 高藤 浩資, 中島 英斉, 小野 信任 統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案 第21回 回路とシステム軽井沢ワークショップ,299-304 2008/04 日本語
増田 弘生, 大川 眞一, 黄田 剛, 奥村 隆昌, 黒川 敦, 増田 弘生, 金本 俊幾, 佐藤 高史, 橋本 昌宜, 高藤 浩資, 中島 英斉, 小野 信任 チップ内システマティックばらつきと回路スキュー特性相関 第21回 回路とシステム軽井沢ワークショップ,617-622 2008/04 日本語
山長 功, 佐藤 高史, 益 一哉 基板実装状態を考慮可能な表面実装型受動部品の2ポートモデリング手法 第21回 回路とシステム軽井沢ワークショップ,331-336 2008/04 日本語
萩原 汐, 佐藤 高史, 益一哉 電源遮断回路におけるパス遅延時間ばらつきの計算 第21回 回路とシステム軽井沢ワークショップ,427-432 2008/04 日本語
上薗 巧, 佐藤 高史, 益一哉 プロセスばらつきの積極的活用による非繰返し電圧波形の測定 第21回 回路とシステム軽井沢ワークショップ,439-444 2008/04 日本語
萩原 汐, 佐藤 高史, 益 一哉 電源遮断回路におけるインバータ列遅延時間ばらつきの計算 電子情報通信学会 総合大会,A-3 2008/03 日本語
山長 功 佐藤 高史, 益 一哉 測定系の侵襲性を定量化可能なオンチップ電源電圧変動の直接測定手法 電子情報通信学会 総合大会,C-12 2008/03 日本語
植山 寛之, 佐藤 高史, 中山 範明, 益 一哉 リーク電流測定用トランジスタアレイ回路の測定 電子情報通信学会 総合大会,A-3 2008/03 日本語
佐藤 高史 [チュートリアル講演] 集積回路における電源品質の解析技術 信学技報,CPM2008-140,71-76 2008/01 日本語
山長 功, 佐藤 高史, 益 一哉 Full-wave 電磁界シミュレータによるプリント回路基板の電源網モデル化 シリコンRF研究会,XXX-YYY 2007/11 日本語
山長 功, 佐藤 高史, 益 一哉 プリント配線基板電源網のインピーダンス低減手法の検討 システムLSIワークショップ,308-310 2007/11 日本語
萩原 汐, 佐藤 高史,益 一哉 パワーゲーティング技術における製造ばらつきの回路特性への影響 情報処理学会第131回システムLSI設計技術研究会,37-42 2007/10 日本語
植山 寛之, 佐藤 高史, 中山 範明, 益 一哉 大域ばらつきの近似次数が回路遅延ばらつきに与える影響 電子情報通信学会 ソサイエティ大会,A-1-8,8-8 2007/09 日本語
上薗 巧, 佐藤 高史, 益 一哉 電源電圧降下の時間的・空間的広がり可視化手法 電子情報通信学会 ソサイエティ大会,C-12-6,61-61 2007/09 日本語
山長 功, 佐藤 高史, 益 一哉 ビアのインダクタンスに着目したプリント配線基板電源網のインピーダンス低減手法の検討 電子情報通信学会 ソサイエティ大会,B-4-7,270-270 2007/09 日本語
今井 正紀, 佐藤 高史, 中山 範明, 益 一哉 ノンパラメトリック統計的タイミング解析 (SSTA) の実現手法の検討 DA シンポジウム,121-126 2007/08 日本語
高藤 浩資, 小林 宏行, 小野 信任, 増田 弘生, 中島 英斉, 奥村 隆昌, 橋本 昌宜, 佐藤 高史 統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案 第20回 回路とシステム軽井沢ワークショップ,709-714 2007/04 日本語
今井 正紀, 佐藤 高史, 中山 範明, 益 一哉 統計的パス遅延解析のための Monte Carlo STA 実行数評価の一手法 第20回 回路とシステム軽井沢ワークショップ,703-708 2007/04 日本語
中林 太美世, 黒川 敦, 佐藤 高史, 橋本 昌宜, 増田 弘生 45-65nm ノードにおける遅延ばらつき特性の環境温度依存性 第20回 回路とシステム軽井沢ワークショップ,691-696 2007/04 日本語
萩原 汐,上薗 巧,佐藤 高史,益 一哉 相関係数にもとづく回帰分析の電源改善への適用 第20回 回路とシステム軽井沢ワークショップ,47-50 2007/04 日本語
天川 修平, 上薗 巧, 佐藤 高史, 益 一哉 非理想的な回路分割とセル占有率を考慮した配線長分布モデル 電子情報通信学会 総合大会,A-3 2007/03 日本語
萩原 汐, 上薗 巧, 佐藤 高史, 益 一哉 電源解析への相関係数利用の検討 電子情報通信学会 総合大会,A-3 2007/03 日本語
小笠原 泰弘, 榎並 孝司, 橋本 昌宜, 佐藤 高史, 尾上 孝雄 電源ノイズによる遅延変動の測定とフルチップシミュレーションによる遅延変動の再現 信学技報,ICD2006-174,19-23 2007/01 日本語
藤久 雄己, 岡田 健一, 佐藤 高史, 中山 範明, 益 一哉 MOSFETのリーク電流ばらつき測定のための回路検討 システムLSIワークショップ,259-262 2006/11 日本語
藤久 雄己, 上園 巧, 萩原 汐, 岡田 健一, 佐藤 高史, 中山 範明, 益 一哉 MOSFETのリーク電流ばらつき測定のための回路検討 電子情報通信学会 ソサイエティ大会,A-3-22,66-66 2006/09 日本語
金 章九, 山内 拓弥, 岡田 健一, 佐藤 高史, 益 一哉 Si CMOSチップにおける右手・左手系伝送線路の検討 電子情報通信学会 ソサイエティ大会,C-12-36,97-97 2006/09 日本語
清田 淳紀, 伊藤 浩之, 岡田 健一, 佐藤 高史, 益 一哉 伝送線路を用いたオンチップ高速伝送回路の研究 電子情報通信学会 ソサイエティ大会,A-3-16,60-60 2006/09 日本語
上薗 巧, 佐藤 高史, 益 一哉 リングオシレータを用いる瞬時電圧降下測定手法の精度改善 電子情報通信学会 ソサイエティ大会,A-3-23,67-67 2006/09 日本語
萩原 汐, 佐藤 高史, 益 一哉 高精度デバイスばらつき測定のための電源構造の設計 電子情報通信学会 ソサイエティ大会,A-3-21,65-65 2006/09 日本語
小林 宏行, 小野 信任, 佐藤 高史, 岩井 二郎, 橋本 昌宜 統計的 STA の精度検証手法 DA シンポジウム,7-12 2006/07 日本語
小林 宏行, 小野 信任, 佐藤 高史, 岩井 二郎, 橋本 昌宜 統計的 SSTA の精度検証方法 第19回 回路とシステム軽井沢ワークショップ,553-558 2006/04 日本語
岡田 典英, 児玉 親亮, 佐藤 高史, 藤吉 邦洋 オンチップ熱バラツキを考慮したモジュール配置手法 DA シンポジウム,249-254 2005/08 日本語
蜂屋 孝太郎, 小林 宏行, 奥村 隆昌, 佐藤 高史, 岡 宏規 ジッタ制約を考慮した IO 同時動作設計ルールの提案 第18回 回路とシステム軽井沢ワークショップ,49-54 2005/04 日本語
佐藤 高史,市宮 淳次, 小野 信任, 蜂屋 孝太郎, 橋本 昌宜 フロアプランにおけるオンチップ熱ばらつきの解析と対策 DA シンポジウム,133-138 2004/07 日本語
佐藤 高史, 金本 俊幾, 黒川 敦 VLSI 設計・信号品質解析におけるインダクタンスの影響とその重要性 DA シンポジウム,7-12 2003/07 日本語
黒川 敦, 佐藤 高史, 金本 俊幾 オンチップ・インダクタンスとは? --モデリングと抽出技術-- DA シンポジウム,1-6 2003/07 日本語
坂田 和之, 佐藤 高史, 横溝 剛一 電源・グランド間容量が同時切替えノイズに与える影響の解析 第17回 回路とシステム(軽井沢)ワークショップ,55-60 2003/04 日本語
佐藤 高史, 金本 俊幾, 黒川 敦, 川上 善之, 岡 宏規, 北浦 智靖, 池内 敦彦, 小林 宏之, 橋本 昌宜 インダクタンスに起因する配線遅延変動の統計的予測手法 電子情報通信学会ソサイエティ大会 チュートリアル講演,247-248 2002/09 日本語
蜂屋 孝太郎, 黒川 敦, 佐藤 高史, 南 文裕, 増田 弘生 動的電源ノイズ解析のための電源グリッドモデル抽出 DAシンポジウム,193-198 2002/07 日本語
金本 俊幾, 佐藤 高史, 黒川 敦, 川上 善之, 岡 宏規, 北浦 智靖, 池内 敦彦, 小林 宏之, 橋本 昌宜 0.1-um級 LSI の遅延計算における寄生インダクタンスを考慮すべき配線の統計的選別手法 DA シンポジウム,149-154 2002/07 日本語
佐藤 高史, 金本 俊幾, 黒川 敦, 川上 善之, 岡 宏規, 北浦 智靖, 池内 敦彦, 小林 宏之, 橋本 昌宜 インダクタンスが配線遅延に及ぼす影響の定量的評価方法 第15回 回路とシステム(軽井沢)ワークショップ,493-498 2002/04 日本語
黒川 敦, 蜂屋 孝太郎, 佐藤 高史, 徳升 一也, 増田 弘生 斜め配線を含む VLSIの高速オンチップ・インダクタンス解析 第15回 回路とシステム(軽井沢)ワークショップ,487-492 2002/04 日本語
馬淵 雄一, 諏訪 元大, 中村 篤, 福本 英士, 白井 優之, 林 亨, 横溝 剛一, 佐藤 高史, 大竹 成典, 坂田 和之 有限要素法と回路解析の連成解析による同時切替えノイズの評価 第14回 エレクトロニクス実装学会全国大会,19B-12 2002/03 日本語
Takashi Sato, Yu Cao, Dennis Sylvester, and Chenming Hu クロストークノイズによる配線遅延の変動とノイズ波形のモデル化に関する検討 信学技報,VLD00-49,7-16 2000/09 日本語
大竹 成典, 馬淵 雄一, 林 亨, 佐藤 高史, 横溝 剛一, 白川 真司, 福本 英士, 中村 篤 プリント回路基板の高周波電流解析用 LSI モデリング手法の検討 信学技報,EMCJ2000-34,43-48 2000/07 日本語
佐藤 高史, 西尾 洋二, 管野 利夫, 中込 儀延 ビット間スキュー制御を有するシンクロナス DRAM の 5 GByte/s データ伝送技術 信学技報,ED98-67,31-36 1998/06 日本語
佐藤 高史, 見山 見可子, 横溝 剛一, 仁保 宏二郎 A practical row interchanging algorithm for hierarchically constructed circuit matrices using modified modal analysis 信学技報,VLD97-107,69-77 1997/12 日本語
見山 美可子, 佐藤 高史, 北城 三郎, 仁保 宏二郎 メモリ回路を用いた回路分割型回路シミュレーションの評価 信学技報,VLD96-259,61-68 1996/04 日本語
佐藤 高史, 信澤 理子, 見山 美可子, 横溝 剛一 機能関数を用いたアナログ/デジタル混在回路機能検証高速化手法の一検討 電子情報通信学会 総合大会,A-119 1994/03 日本語
S. Bian, M. Hiromoto, and T. Sato DWE: Decrypting Learning With Errors With Errors (accepted) ACM/IEEE Design Automation Conference (DAC) 2018/06 英語
Y. Tanaka, S. Bian, M. Hiromoto, and T. Sato Coin Flipping PUF: A New PUF With Improved Resistance Against Machine Learning Attacks (accepted) IEEE International Symposium on Circuits and Systems (ISCAS) 2018/05 英語
M. Shintani, B. N. Dauphin, K. Oishi, M. Hiromoto, and T. Sato A Plotter-based Automatic Measurements and Statistical Characterization of Multiple Discrete Power Devices (accepted) International power electronics conference (IPEC) 2018/05 英語
M. Shintani, M. Hiromoto, and T. Sato Efficient Parameter-extraction of SPICE Compact Model Through Automatic Differentiation (accepted) IEEE International Conference on Microelectronic Test Structures (ICMTS) 2018/03 英語
T. Sato, K. Oishi, M. Hiromoto, and M. Shintani Electrical and Thermal Characterization of SiC Power MOSFET (Invited) (accepted) China Semiconductor Technology International Conference (CSTIC) 2018/03 英語
S. Matsumoto, H. Gyoten, M. Hiromoto, and T. Sato A Feasibility Study of Annealing Processor for Fully-connected Ising Model Based on Memristor/CMOS Hybrid Architecture (accepted) The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI),Poster XX 2018/03 英語
Y. Tanaka, S. Bian, M. Hiromoto, and T. Sato A PUF Based on the Instantaneous Response of Ring Oscillator Determined by the Convergence Time of Bistable Ring (accepted) The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI),Poster XX 2018/03 英語
Z. Shin, S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato Comparative Study of Delay Degradation Caused by NBTI Considering Stress Frequency Dependence (accepted) The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI),Poster XX 2018/03 英語
H. Awano and T. Sato Ising-PUF: A Machine Learning Attack Resistant PUF Featuring Lattice Like Arrangement of Arbiter-PUFs (accepted) Design, Automation and Test in Europe (DATE) 2018/03 英語
Z. Shin, S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato A Study on NBTI-induced Delay Degradation Considering Stress Frequency Dependence (accepted) International Symposium on Quality Electronic Design (ISQED) 2018/03 英語
S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato Efficient Exploration of Worst Case Workload and Timing Degradation Under NBTI ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),631-636 2018/01 英語
M. Shintani, M. Hiromoto, and T. Sato Parameter Extraction for MOSFEET Current Model Using Backward Propagation of Errors Workshop on variability modeling and characterization (VMC),poster-6 2017/11 英語
M. Shintani, K. Kuribara, Y. Ogasahara, M. Hiromoto, and T. Sato A Design-analysis Flow Considering Mechanical Stability of Metal Masks for Organic CMOS Circuits IEEE International Conference on Solid State Devices and Materials (SSDM),B-3-5,91-92 2017/09 英語
S. Bian, M. Hiromoto, and T. Sato Secured Content Addressable Memory Based on Homomorphic Encryption DA Symposium,133-138 2017/08 英語
S. Bian, M. Shintani, M. Hiromoto, and T. Sato LSTA: Learning-based Static Timing Analysis for High-dimensional Correlated On-chip Variations ACM/IEEE Design Automation Conference (DAC),66:1-66:6 2017/06 英語
M. Shintani, K. Oishi, R. Zhou, M. Hiromoto, and T. Sato Device Identification from Mixture of Measurable Characteristics IEEE Applied Power Electronics Conference and Exposition (APEC),1001-1006 2017/03 英語
S. Bian, M. Hiromoto, and T. Sato SCAM: Secured Content Addressable Memory Based on Homomorphic Encryption Design, Automation and Test in Europe (DATE),984-989 2017/03 英語
K. Oishi, M. Shintani, M. Hiromoto, and T. Sato Input Capacitance Determination of Power MOSFETs from Switching Trajectories IEEE International Conference on Microelectronic Test Structures (ICMTS),87-92 2017/03 英語
S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato Comparative Study of Path Selection and Objective Function in Replacing NBTI Mitigation Logic International Symposium on Quality Electronic Design (ISQED),426-431 2017/03 英語
Y. Chen, M. Shintani, T. Sato, Y. Shi, and S. Chang Pattern Based Runtime Voltage Emergency Prediction: An Instruction-aware Block Sparse Compressed Sensing Approach ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),543-548 2017/01 英語
H. Awano, M. Hiromoto, and T. Sato Efficient Circuit Failure Probability Calculation Along Product Lifetime Considering Device Aging ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),93-98 2017/01 英語
M. Shintani, S. Yuchong, H. Sekiya, and T. Sato A Design Example of Class-E Based Gate Driver for High Frequency Operation of SiC Power MOSFET International Symposium on Nonlinear Theory and Its Applications (NOLTA),181-181 2016/11 英語
R. Zhuo, M. Shintani, M. Hiromoto, and T. Sato A Charge Based SiC Power MOSFET Model Considering On-state Resistance International Symposium on Nonlinear Theory and Its Applications (NOLTA),177-180 2016/11 英語
S. Bian, M. Shintani, Z. Wang, M. Hiromoto, A. Chattopadhyay, and T. Sato Runtime NBTI Mitigtion for Processor Lifespan Extension via Selective Node Control IEEE Asian Test Symposium (ATS),234-239 2016/11 英語
K. Oishi, M. Shintani, M. Hiromoto, and T. Sato Identifications of Thermal Equivalent Circuit for Power MOSFETs Through In-situ Channel Temperature Estimation IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA),308-313 2016/11 英語
M. Shintani, K. Oishi, R. Zhou, M. Hiromoto, and T. Sato A Circuit Simulation Model for V-groove SiC Power MOSFET IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA),286-289 2016/11 英語
T. Okuda, Y. Nakamura, M. Shintani, T. Sato, and T. Hikihara Analysis of Transient Behavior of SiC Power MOSFETs Based on Surface Potential Model and Its Application to Boost Converter IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA),101-104 2016/11 英語
S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato Representative Path Approach for Time-efficient NBTI Mitigation Logic Replacement Workshop on variability modeling and characterization (VMC),poster-8 2016/11 英語
M. Shintani, K. Oishi, R. Zhou, M. Hiromoto, and T. Sato Unique Device Identification Framework for Power MOSFETs Using Inherent Device Variation Workshop on variability modeling and characterization (VMC),poster-7 2016/11 英語
K. Oishi, M. Shintani, M. Hiromoto, and T. Sato Thermal Circuit Identification of Power MOSFETs Through In-situ Channel Temperature Estimation The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI),Poster R3-15,242-247 2016/11 英語
S. Morita, S. Bian, M. Shintani, M. Hiromoto, and T. Sato Path Grouping Approach for Efficient Candidate-selection of Replacing NBTI Mitigation Logic The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI),poster R3-12,225-230 2016/11 英語
T. Ujiie, M. Hiromoto, and T. Sato Hardware Accelerator of Convolutional Neural Network for Image Recognition and Its Performance Evaluation Platform The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI),Poster R1-4,16-17 2016/11 英語
M. Shintani, Y. Nakamura, M. Hiromoto, and T. Sato A Surface-potential-based Reverse-transfer Capacitance Model for Vertical SiC DMOSFET IEEE International Conference on Solid State Devices and Materials (SSDM),993-994 2016/09 英語
S. Bian, M. Shintani, M. Hiromoto, and T. Sato Aging-aware Timing Analysis Based on Machine Learning DA Symposium,44-49 2016/09 英語
Y. Nakamura, M. Shintani, K. Oishi, T. Sato, and T. Hikihara A Simulation Model for SiC Power MOSFET Based on Surface Potential International Conference on Simulation of Semiconductor Processes and Devices (SISPAD),121-124 2016/09 英語
T. Ujiie, M. Hiromoto, and T. Sato Approximated Prediction Strategy for Reducing Power Consumption of Convolutional Neural Network Processor Embedded Vision Workshop,52-58 2016/09 英語
H. Awano and T. Sato Efficient Transistor-level Timing Yield Estimation via Line Sampling ACM/IEEE Design Automation Conference (DAC),115:1-115:6 2016/06 英語
M. Yoshinaga, H. Awano, M. Hiromoto, and T. Sato Physically Unclonable Function Using RTN-induced Delay Fluctuation in Ring Oscillators IEEE International Symposium on Circuits and Systems (ISCAS),2619-2622 2016/05 英語
S. Bian, M. Shintani, S. Morita, H. Awano, M. Hiromoto, and T. Sato Workload-aware Worst Path Analysis of Processor-scale NBTI Degradation ACM Great Lakes Symposium on VLSI (GLSVLSI),203-208 2016/05 英語
Y. Nakamura, M. Shintani, T. Sato, and T. Hikihara A High Power Curve Tracer for Characterizing Full Operational Range of SiC Power Transistors IEEE International Conference on Microelectronic Test Structures (ICMTS),90-94 2016/03 英語
S. Bian, M. Shintani, S. Morita, M. Hiromoto, and T. Sato Nonlinear Delay-table Approach for Full-chip NBTI Degradation Prediction International Symposium on Quality Electronic Design (ISQED),307-312 2016/03 英語
H. Awano and T. Sato Efficient Transistor-level Timing Yield Estimation via Line Sampling ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),50-55 2016/03 英語
S. Bian, M. Shintani, Z. Wang, M. Hiromoto, A. Chattopadhyay, and T. Sato Mitigation of NBTI-induced Timing Degradation in Processor ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),21-27 2016/03 英語
H. Awano and T. Sato Fast Monte Carlo for Timing Yield Estimation via Line Sampling Workshop on variability modeling and characterization (VMC),poster-2 2015/11 英語
S. Bian, M. Shintani, M. Hiromoto, and T. Sato Fast Estimation on NBTI-induced Delay Degradation Based on Signal Probability DA Symposium,181-186 2015/08 英語
T. Okazaki, M. Hiromoto, and T. Sato Accelerating Random-walk-based Power Grid Analysis Through Error Smoothing The 19th workshop on synthesis and system integration of mixed information technologies (SASIMI),362-367 2015/03 英語
H. Awano, M. Hiromoto, and T. Sato ECRIPSE: An Efficient Method for Calculating RTN-induced Failure Probability of an SRAM Cell Design, Automation and Test in Europe (DATE),549-554 2015/03 英語
M. Shintani and T. Sato Sensorless Estimation of Global Device-parameters Through Fmax Testing IEEE/ACM International Conference on Computer-Aided Design (ICCAD),498-502 2014/11 英語
T. Sato, H. Awano, and M. Hiromoto A Scalable Device Array for Statistical Device-aging Characterization (Invited) IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT),255-258 2014/10 英語
C. Nitschke, Y. Minami, M. Hiromoto, H. Ohshima, and T. Sato A Quadrocopter Automatic Control Contest as an Example of Interdisciplinary Design Education 14th International Conference on Control, Automation and Systems (ICCAS 2014),678-685 2014/10 英語
M. Hiromoto and T. Sato A Case Study of Chinese Calligraphic Style Classification Using Deep Neural Network International Workshop on Smart Info-Media Systems in Asia (SISA),SS3-05 2014/10 英語
H. Awano, M. Hiromoto, and T. Sato Variability in Device Degradations: Statistical Observation of NBTI for 3996 Transistors Solid-State Device Research Conference (ESSDERC),218-221 2014/09 英語
X. Cao, M. Hiromoto, and T. Sato An Experimental Study on Interdigital Capacitance Sensor for Detecting Heart Rate Workshop on Circuits and Systems,138-143 2014/08 英語
K. Yamanaga, H. Yamamoto, and T. Sato A Low Cost Capacitor Approach for Suppressing Resonance in Power Distribution Networks International Symposium on Electromagnetic Compatibility, Tokyo (EMC Tokyo),346-349 2014/05 英語
T. Sato, J. Kawashima, H. Tsutsui, and H. Ochi Experimental Validation of Minimum Operating Voltage Estimation for Low Supply Voltage Circuits International Symposium on Quality Electronic Design (ISQED),428-433 2014/03 英語
T. Sato and M. Hashimoto Time Dependent Degradation (Invited) The Journal of Reliability Engineering Association of Japan,35,8,457-458 2013/12 英語
T. Sato A Device Array for Flexible BTI Characterization (Invited Talk) Workshop on variability modeling and characterization (VMC),talk-06 2013/11 英語
H. Awano, M. Hiromoto, and T. Sato Statistical Observation of NBTI and PBTI Degradations Workshop on variability modeling and characterization (VMC),poster-03 2013/11 英語
T. Imagawa, M. Hiromoto, H. Tsutsui, H. Ochi, and T. Sato Place-and-route Algorithms for a Reliability-oriented Coarse-grained Reconfigurable Architecture Using Time Redundancy The 18th workshop on synthesis and system integration of mixed information technologies (SASIMI),76-81 2013/10 英語
T. Sato Statistical Simulation Methods for Analyzing Performance of Low Supply Voltage Circuits (Invited) The IEEE 10th International Conference on ASIC (ASICON),103-106 2013/09 英語
S. Zhang, H. Tsutsui, H. Ochi, and T. Sato Histogram Propagation Based Statistical Timing Analysis Using Dependent Node Selection The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC),321-324 2013/06 英語
S. Matsuda, T. Imagawa, H. Tsutsui, T. Sato, Y. Nakamura, and H. Ochi Architecture for Sealed Wafer-scale Mask ROM for Long-term Digital Data Preservation The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC),274-277 2013/06 英語
T. Morishita, H. Tsutsui, H. Ochi, and T. Sato Fast and Memory-efficient GPU Implementations of Krylov Subspace Methods for Efficient Power Grid Analysis ACM Great Lakes Symposium on VLSI (GLSVLSI),95-100 2013/05 英語
J. B. Velamala, K. B. Sutaria, H. Shimizu, H. Awano, T. Sato, G. Wirth, and Y. Cao Logarithmic Modeling of BTI Under Dynamic Circuit Operations: Static, Dynamic and Long-term Prediction IEEE International Reliability Physics Symposium (IRPS),CM.3.1-CM.3.5 2013/04 英語
T. Imagawa, H. Tsutsui, H. Ochi, and T. Sato A Cost-effective Selective TMR for Heterogeneous Coarse-grained Reconfigurable Architectures Based on DFG-level Vulnerability Analysis Design, Automation and Test in Europe (DATE),701-706 2013/03 英語
Z. E. Rakossy, M. Hiromoto, H. Tsutsui, T. Sato, Y. Nakamura, and H. Ochi Hot-swapping Architecture With Back-biased Testing for Mitigation of Permanent Faults in Functional Unit Array Design, Automation and Test in Europe (DATE),535-540 2013/03 英語
S. Zhang, H. Tsutsui, H. Ochi, and T. Sato Evaluation of Dependent Node Selection of Histogram Propagation Based Statistical Timing Analysis IEICE general conference,62,A-3 2013/03 英語
M. Shintani and T. Sato [Memorial Lecture] an Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation IEICE Technical Report,VLD2012-152,91-91 2013/03 英語
T. Imagawa, H. Tsutsui, H. Ochi, and T. Sato High-speed DFG-level SEU Vulnerability Analysis for Applying Selective TMR to Resource-constrained CGRA International Symposium on Quality Electronic Design (ISQED),554-561 2013/03 英語
H. Awano, H. Tsutsui, H. Ochi, and T. Sato Multi-trap RTN Parameter Extraction Based on Bayesian Inference International Symposium on Quality Electronic Design (ISQED),613-618 2013/03 英語
M. Shintani and T. Sato An Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),614-619 2013/01 英語
T. Miyakawa, H. Tsutsui, H. Ochi, and T. Sato Realization of Frequency-domain Circuit Analysis Through Random Walk ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),169-174 2013/01 英語
Z. Li, H. Tsutsui, H. Ochi, and T. Sato Accurate I/O Buffer Impedance Self-adjustment Using Vth and Temperature Sensors Design gaia, SLDM society conference,VLD2012-79,117-122 2012/11 英語
M. Shintani and T. Sato Adaptive Current-threshold Determination for Accurate IDDQ Testing Workshop on variability modeling and characterization (VMC),poster-10 2012/11 英語
K. Yamanaga and T. Sato The Odd Couple: Antiresonance Control by Two Capacitors of Unequal Series Resistances The 21st conference on electrical performance of electronic packaging and systems (EPEPS),256-259 2012/10 英語
J. B. Velamala, K. B. Sutaria, H. Shimizu, H. Awano, T. Sato, and Y. Cao Statistical Aging Under Dynamic Voltage Scaling: A Logarithmic Model Approach IEEE Custom Integrated Circuits Conference (CICC),6.3.1-6.3.4 2012/09 英語
J. B. Velamala, K. B. Sutaria, T. Sato, and Y. Cao Physics Matters: Statistical Aging Prediction Under Trapping/detrapping ACM/IEEE Design Automation Conference (DAC),139-144 2012/06 英語
M. Shintani and T. Sato A Bayesian-based Process Parameter Estimation Using IDDQ Current Signature IEEE VLSI Test Symposium (VTS),86-91 2012/04 英語
J. B. Velamala, K. B. Sutaria, T. Sato, and Y. Cao Aging Statistics Based on Trapping/detrapping: Silicon Evidence, Modeling and Long-term Prediction IEEE International Reliability Physics Symposium (IRPS),2F2.1-2F2.5 2012/04 英語
T. Sato, H. Awano, H. Shimizu, H. Tsutsui, and H. Ochi Statistical Observations of NBTI-induced Threshold Voltage Shifts on Small Channel-area Devices International Symposium on Quality Electronic Design (ISQED),306-311 2012/03 英語
T. Imagawa, T. Oue, H. Tsutsui, H. Ochi, and T. Sato GPU Acceleration of Cycle-based Soft-error Simulation for Reconfigurable Array Architectures The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI),205-210 2012/03 英語
H. Yuasa, H. Tsutsui, H. Ochi, and T. Sato Hardware Architecture for Accelerating Monte Carlo Based SSTA Using Generalized STA Processing Element The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI),88-93 2012/03 英語
H. Yuasa, H. Tsutsui, H. Ochi, and T. Sato Acceleration Scheme for Monte Carlo Based SSTA Using Generalized STA Processing Element ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),10-15 2012/01 英語
J. B. Velamala, T. Sato, and Y. Cao Statistical Aging Prediction and Characterization Using Trapping/detrapping Based NBTI Models Workshop on variability modeling and characterization (VMC),11-11 2011/11 英語
M. Shintani and T. Sato Getting the Most Out of IDDQ Testing Workshop on variability modeling and characterization (VMC),8-8 2011/11 英語
Z. Li, H. Tsutsui, H. Ochi, and T. Sato A Sensor-based Self-adjustment Approach for Controlling I/O Buffer Impedance IEICE society conference,C-12 2011/09 英語
J. Kawashima, H. Tsutsui, H. Ochi, and T. Sato A Design Strategy for Sub-threshold Circuits Considering Energy-minimization and Yield-maximization IEEE International SOC Conference (SOCC),57-62 2011/09 英語
T. Sato, T. Kozaki, T. Uezono, H. Tsutsui, and H. Ochi A Device Array for Efficient Bias-temperature Instability Measurements Solid-State Device Research Conference (ESSDERC),143-146 2011/09 英語
T. Sato, T. Kozaki, T. Uezono, H. Tsutsui, and H. Ochi A Stress-parallelized Device Array for Efficient Bias-temperature Stability Measurement The 5th IEEE International Workshop on Design for Manufacturability & Yield (DFM&Y),19-22 2011/06 英語
T. Miyakawa, K. Yamanaga, H. Tsutsui, H. Ochi, and T. Sato Acceleration of Random-walk-based Linear Circuit Analysis Using Importance Sampling ACM Great Lakes Symposium on VLSI (GLSVLSI),211-216 2011/05 英語
H. Yuasa, H. Tsutsui, H. Ochi, and T. Sato A Fully Pipelined Implementation of Monte Carlo Based SSTA on FPGAs International Symposium on Quality Electronic Design (ISQED),785-790 2011/03 英語
T. Uezono, T. Kozaki, H. Ochi, and T. Sato A Transistor-array for Parallel BTI-effects Measurements Workshop on variability modeling and characterization (VMC),XXX-YYY 2010/11 英語
K. Katayama, S. Hagiwara, H. Tsutsui, H. Ochi, and T. Sato Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis IEEE/ACM International Conference on Computer-Aided Design (ICCAD),703-708 2010/11 英語
T. Imagawa, M. Hiromoto, H. Ochi, and T. Sato A Routing Architecture Exploration for Coarse-grained Reconfigurable Architecture With Automated SEU-tolerance Evaluation IEEE International SOC Conference (SOCC),248-253 2010/07 英語
T. Imagawa, M. Hiromoto, H. Ochi, and T. Sato A Tool Chain for Generating SEU-vulnerability Map for Coarse-grained Reconfigurable Architecture The 25th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC),420-423 2010/07 英語
K. Yamanaga, K. Masu, and T. Sato Application of Generalized Scattering Matrix for Prediction of Power Supply Noise ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP),83-90 2010/06 英語
T. Uezono, T. Takahashi, M. Shintani, K. Hatayama, K. Masu, H. Ochi, and T. Sato Small Delay and Area Overhead Process Parameter Estimation Through Path-delay Inequalities IEEE International Symposium on Circuits and Systems (ISCAS),3553-3556 2010/05 英語
T. Sato, T. Uezono, N. Nakayama, and K. Masu Decomposition of Drain-current Variation Into Gain-factor and Threshold Voltage Variations IEEE International Symposium on Circuits and Systems (ISCAS),1053-1056 2010/05 英語
T. Uezono, T. Takahashi, M. Shintani, K. Hatayama, K. Masu, H. Ochi, and T. Sato Path Clustering for Adaptive Test IEEE VLSI Test Symposium (VTS),15-20 2010/04 英語
S. Hagiwara, K. Yamanaga, R. Takahashi, K. Masu, H. Ochi, and T. Sato Linear Time Calculation of State-dependent Power Distribution Network Capacitance International Symposium on Quality Electronic Design (ISQED),75-80 2010/03 英語
T. Date, S. Hagiwara, K. Masu, and T. Sato Robust Importance Sampling for Efficient SRAM Yield Analysis International Symposium on Quality Electronic Design (ISQED),15-21 2010/03 英語
K. Katayama, T. Date, H. Ochi, and T. Sato Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),121-126 2010/03 英語
T. Takahashi, T. Uezono, M. Shintani, K. Masu, and T. Sato On-die Parameter Extraction from Path-delay Measurements IEEE Asian solid-state circuit conference (ASSCC),101-104 2009/11 英語
M. Shintani, T. Uezono, T. Takahashi, H. Ueyama, T. Sato, K. Hatayama, T. Aikyo, and K. Masu An Adaptive Test for Parametric Faults Based on Statistical Timing Information IEEE Asian Test Symposium (ATS),155-160 2009/09 英語
K. Yamanaga, S. Amakawa, T. Sato, and K. Masu Two-dimensional Moment Method for Analyzing Current Distribution of a Ceramic Capacitor International Symposium on Electromagnetic Compatibility (EMC Kyoto),575-578 2009/07 英語
T. Sato Bridging the Gap Between Laboratory Measurement and Simulation Model (Invited) International Workshop on Emerging Circuits and Systems (IWECS),XXX-YYY 2009/07 英語
H. Sasaki, T. Harada, T. Kuriyama, T. Sato, and K. Masu Application of the EMI Decoupling Circuit Consisting of Two Capacitors and a Power Trace to Quad Flat Package (QFP) LSI IEICE Transactions on Communications (Japanese Edition),J92-B,5,883-891 2009/05 英語
S. Amakawa, K. Yamanaga, H. Ito, T. Sato, N. Ishihara, and K. Masu S-parameter-based Modal Decomposition of Multiconductor Transmission Lines and Its Application to De-embedding IEEE International Conference on Microelectronic Test Structures (ICMTS),177-180 2009/03 英語
T. Sato, K. Yamanaga, and K. Masu Non-invasive Direct Probing for On-chip Voltage Measurement International SoC Design Conference (ISOCC),350-353 2008/11 英語
N. Nakayama, T. Sato, H. Ueyama, and K. Masu An Efficient Extraction of Random and Systematic Gate-length Variation Through Poly-Si Resistor Measurement Workshop on Test Structure Design for Variability Characterization,4.4-4.4 2008/11 英語
T. Enami, M. Hashimoto, and T. Sato Decoupling Capacitance Allocation for Timing With Statistical Noise Model and Timing Analysis IEEE/ACM International Conference on Computer-Aided Design (ICCAD),420-425 2008/11 英語
T. Sato, H. Ueyama, N. Nakayama, and K. Masu A MOS Transistor Array With Pico-ampere Order Precision for Accurate Characterization of Leakage Current Variation IEEE Asian solid-state circuit conference (ASSCC),389-392 2008/11 英語
K. Yamanaga, T. Sato, and K. Masu Accurate Parasitic Inductance Determination of a Ceramic Capacitor Through 2-port Measurements The 17th topical meeting on electrical performance of electronic packaging (EPEP),119-122 2008/10 英語
M. Imai, T. Sato, N. Nakayama, and K. Masu Non-parametric Statistical Static Timing Analysis: An SSTA Framework for Arbitrary Distribution ACM/IEEE Design Automation Conference (DAC),698-701 2008/06 英語
K. Yamanaga, T. Sato, and K. Masu Substrate-geometry Aware 2-port Modeling for Surface-mount Passive Components 19th International Zurich Symposium on Electromagnetic Compatibility,506-509 2008/05 英語
K. Yamanaga, T. Sato, and K. Masu On-chip Differential and Common Mode Voltage Measurement Using Off-chip Referenced Twin Probing IEEE Workshop on Signal Propagation on Interconnects (SPI),S3A-4 2008/05 英語
T. Sato, H. Ueyama, N. Nakayama, and K. Masu Determination of Optimal Polynomial Regression Function to Decompose On-die Systematic and Random Variations ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),518-523 2008/01 英語
T. Sato, H. Ueyama, N. Nakayama, and K. Masu A Study on Variation-component Decomposition Using Polynomial Smoothing Function The 14th workshop on synthesis and system integration of mixed information technologies (SASIMI),250-255 2007/10 英語
T. Sato, T. Uezono, and K. Masu An Implementation of Voltage Drop Sensor Circuit for Power Supply Network Monitoring Workshop on SoC Design Methodologies,107-112 2007/09 英語
T. Sato, S. Hagiwara, T. Uezono, and K. Masu Weakness Identification for Effective Repair of Power Distribution Network 17th International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS),222-231 2007/09 英語
T. Sato, T. Uezono, S. Hagiwara, K. Okada, S. Amakawa, N. Nakayama, and K. Masu A MOS Transistor-array for Accurate Measurement of Subthreshold Leakage Variation International Symposium on Quality Electronic Design (ISQED),21-26 2007/03 英語
S. Amakawa, T. Uezono, T. Sato, and K. Masu Adaptable Wire-length Distribution With Tunable Occupation Probability ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP),1-8 2007/03 英語
S. Hagiwara, T. Uezono, T. Sato, and K. Masu Improvement of Power Distribution Network Using Correlation-based Regression Analysis ACM Great Lakes Symposium on VLSI (GLSVLSI),513-516 2007/03 英語
J. Seita, H. Ito, K. Okada, T. Sato, and K. Masu A Multi-drop Transmission-line Interconnect in Si LSI ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),118-119 2007/01 英語
M. Okada, C. Kodama, T. Sato, and K. Fujiyoshi Thermal Driven Module Placement Using Sequence-pair Asia Pacific Conference on Circuits and Systems (APCCAS),1871-1875 2006/12 英語
J. Kim, T. Yammouchi, K. Okada, T. Sato, and K. Masu A Left Handed Material on Si CMOS Chip With Wafer Level Package Process Asia Pacific Microwave Conference (APMC),1321-1324 2006/12 英語
Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato, and T. Onoye Measurement Results of Delay Degradation Due to Power Supply Noise Well Correlated With Full-chip Simulation IEEE Custom Integrated Circuits Conference (CICC),861-864 2006/09 英語
M. Hashimoto, J. Yamaguchi, T. Sato, and H. Onodera Timing Analysis Considering Temporal Supply Voltage Fluctuation ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),1098-1101 2005/01 英語
T. Sato, J. Ichimiya, N. Ono, K. Hachiya, and M. Hashimoto On-chip Thermal Gradient Analysis and Temperature Flattening for SoC Design ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),1074-1077 2005/01 英語
T. Sato, M. Hashimoto, and H. Onodera Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),723-728 2005/01 英語
T. Sato, M. Hashimoto, and H. Onodera An IR-drop Minimization by Optimizing Number and Location of Power Supply Pads The 12th workshop on synthesis and system integration of mixed information technologies (SASIMI),66-72 2004/10 英語
T. Kanamoto, T. Sato, A. Kurokawa, Y. Kawakami, H. Oka, T. Kitaura, H. Kobayashi, and M. Hashimoto A Statistical Methodology for Screening Inductance Dominated Interconnects in Timing Analysis Information Processing Society of Japan,44,5,1301-1310 2003/05 英語
T. Sato and H. Masuda Design and Measurement of an Inductance-oscillator for Analyzing Inductance Impact on On-chip Interconnect Delay International Symposium on Quality Electronic Design (ISQED),395-400 2003/03 英語
T. Sato, T. Kanamoto, A. Kurokawa, Y. Kawakami, H. Oka, T. Kitaura, H. Kobayashi, and M. Hashimoto Accurate Prediction of the Impact of On-chip Inductance on Interconnect Delay Using Electrical and Physical Parameter-based RSF ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),149-155 2003/01 英語
A. Kurokawa, T. Sato, and H. Masuda Approximate Formulae Approach for Efficient Inductance Extraction ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),143-148 2003/01 英語
K. Agarwal, Y. Cao, T. Sato, D. Sylvester, and C. Hu Efficient Generation of Delay Change Curves for Noise-aware Static Timing Analysis ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC),77-84 2002/01 英語
Y. Cao, T. Sato, X. Huang, C. Hu, and D. Sylvester New Approaches to Noise-aware Static Timing Analysis ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU),8-12 2000/12 英語
T. Sato, Y. Cao, D. Sylvester, and C. Hu Characterization of Interconnect Coupling Noise Using In-situ Delay-change Curve Measurements 13th IEEE International ASIC/SOC Conference,321-325 2000/09 英語
Y. Cao, T. Sato, M. Orshansky, D. Sylvester, and C. Hu New Paradigm of Predictive CMOS Modeling for Early Circuit Simulation IEEE Custom Integrated Circuits Conference (CICC),201-204 2000/05 英語
T. Sato, Y. Nishio, T. Sugano, and Y. Nakagome A 5 GBytes/s Data Transfer Scheme With Bit-to-bit Skew Control for Synchronous DRAM International Symposium on VLSI Circuits,64-65 1998/06 英語

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講演等 > 一般講演
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タイトル 会合名 開催主体 年月 言語
動画像コーデックの動きベクトル援用によるCNN物体検出の負荷緩和 情報処理学会 第210回コンピュータビジョンとイメージメディア研究発表会 2017/12 日本語
汎用ゲートドライバICを利用したパワーMOSFETの3レベルアクティブゲート駆動回路 電気学会研究会資料半導体電力変換研究会(SPC) 2017/11 日本語
SiCパワーMOSFETの特性測定とモデル化(招待) [招待あり] 信学技報 SDM研究会 2017/11 日本語
双安定リング回路の収束時間により瞬時値応答を得る発振回路PUF 信学技報 VLD研究会(デザインガイア) 2017/11 日本語
有機トランジスタCMOS回路製造のためのメタルマスクの要素設計ルールに関する一検討 電子情報通信学会 総合大会 2017/09 日本語
チャレンジヒステリシス特性を有するPUFの設計とシミュレーションに基づく性能評価 DA シンポジウム 2017/08 日本語
特性曲線を特徴ベクトルとした機械学習によるパワーデバイスの個体識別 電気学会研究会資料半導体電力変換研究会(SPC) 2017/07 日本語
プロッタを利用したディスクリートパワーデバイスの自動測定装置 電気学会研究会資料半導体電力変換研究会(SPC) 2017/06 日本語
トランジスタ劣化の永続・回復可能成分を考慮したしきい値電圧変動の時間依存モデル 回路とシステムワークショップ 2017/05 日本語
特性測定に基づくパワーデバイスの自己発熱モデルを利用した電力変換回路の電気・熱連成解析 回路とシステムワークショップ 2017/05 日本語
回路シミュレーションによる電力変換回路の熱・電気連成解析を目指して --- 自己発熱を考慮したパワーMOSFETのモデリング ---(招待) [招待あり] 回路とシステムワークショップ 2017/05 日本語
手の動画像からの心拍間隔推定に関する一検討 電子情報通信学会 総合大会 2017/03 日本語
イジングモデルのソフトウェア実装による最大カット問題の求解性能評価 電子情報通信学会 総合大会 2017/03 日本語
動画のフレーム間相関を利用した圧縮センシングの高速復元手法 信学技報 2017/03 日本語
Line samplingを用いたモンテカルロ法に基づくタイミング歩留り解析の高速化 信学技報 2017/03 日本語
イジングモデルのFPGA実装による最大カット問題の求解速度評価 第42回パルテノン研究会 2016/12 日本語
演算簡略化手法評価のための畳み込みニューラルネットワークのFPGA実装 第42回パルテノン研究会 2016/12 日本語
スイッチング波形を利用したパワーMOSFETの入力容量測定とモデル化 電気学会研究会資料半導体電力変換研究会(SPC) 2016/11 日本語
有機トランジスタにおける漏れ電流特性のモデル化 電子情報通信学会 ソサイエティ大会 エレクトロニクス講演論文集2 2016/09 日本語
ばらつきを考慮したメモリスタモデルによるニューラルネットワークの学習収束性の評価 電子情報通信学会 ソサイエティ大会 エレクトロニクス講演論文集2 2016/09 日本語
顔と手の連続静止画からの脈波伝播時間推定に関する一検討 電子情報通信学会 ソサイエティ大会 2016/09 日本語
しきい値電圧ばらつきによるBistable Ring PUFの応答予測 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集 2016/09 日本語
NBTIによるしきい値電圧変動のストレス確率依存性の評価 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集 2016/09 日本語
Binarized Neural Networkを用いた画像認識ハードウェアの消費エネルギー評価 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集 2016/09 日本語
V溝構造SiCパワーMOSFETの静特性モデル化に関する一考察 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集 2016/09 日本語
PWM電力制御によるパワーデバイスの熱伝達特性測定 電子情報通信学会 ソサイエティ大会 基礎・境界/NOLTA講演論文集 2016/09 日本語
表面ポテンシャルモデルを用いたSiCパワーMOSFETの過渡解析および昇圧回路への応用 電気学会産業応用部門大会(JIASC) 2016/08 日本語
零電圧スイッチング動作に基づくゲートドライバのための設計解析式の検討 電気学会研究会資料半導体電力変換研究会(SPC) 2016/07 日本語
粒子フィルタを用いた光電脈波信号からの運動時心拍数推定手法 回路とシステムワークショップ 2016/05 日本語
ゲート電圧依存性を考慮した縦型SiCパワーMOSFETのボディダイオードモデル 回路とシステムワークショップ 2016/05 日本語
パッケージの熱伝達特性推定に基づくパワーMOSFET自己発熱モデル 回路とシステムワークショップ 2016/05 日本語
代表パス抽出による劣化緩和セル置換箇所の高速な選択手法 回路とシステムワークショップ 2016/05 日本語
信号確率伝播に基づくプロセッサのためのNBTI起因最大遅延パスの抽出 回路とシステムワークショップ 2016/05 日本語
近似的予測戦略に基づく畳み込みニューラルネットワークプロセッサの低電力化 回路とシステムワークショップ 2016/05 日本語
表面電位に基づくSiCパワーMOSFETモデルを用いたE級増幅器の回路シミュレーションに関する検討 電気学会全国大会講演論文集 2016/03 日本語
Sパラメータに基づく等価回路を利用したDC-DCコンバータの高周波ノイズモデリング 電気学会全国大会講演論文集 2016/03 日本語
格子状電極を用いたジェスチャ認識向け電界センサによる導電体位置推定精度の評価 電子情報通信学会 総合大会(於 九州大学) 基礎・境界講演論文集 2016/03 日本語
最大カット問題の高速求解に向けた二次元イジングモデルのFPGA実装 信学技報 2016/03 日本語
SiCパワーMOSFETにおける帰還容量の測定とモデル化 電気学会研究会資料半導体電力変換研究会(SPC) 2015/12 日本語
モンテカルロ法に基づくタイミング歩留り解析の高速化 信学技報 VLD研究会(デザインガイア) 2015/12 日本語
電荷基準モデルに基づく縦型SiCパワーMOSFETのトランジスタモデル 電気学会研究会資料半導体電力変換研究会(SPC) 2015/10 日本語
電荷基準モデルに基づく縦型SiCパワーMOSFETの電流特性モデル化の検討 電子情報通信学会 ソサイエティ大会 2015/09 日本語
低電圧畳み込みニューラルネットワーク回路における演算誤り緩和に向けたプーリング手法の検討 電子情報通信学会 ソサイエティ大会 2015/09 日本語
SiCパワーMOSFET寄生ダイオードのPN接合ダイオードモデルを用いたモデル化 電子情報通信学会 ソサイエティ大会 2015/09 日本語
プロセッサのNBTI劣化緩和法における劣化抑止制御回路の置換箇所削減に関する一検討 電子情報通信学会 ソサイエティ大会 2015/09 日本語
二次元イジングモデルによる最大カット問題の求解における収束の早いスピン更新方法の検討 電子情報通信学会 ソサイエティ大会 2015/09 日本語
粒子フィルタを用いた運動時ノイズに頑健な心拍数推定アルゴリズム 電子情報通信学会 ソサイエティ大会 2015/09 日本語
デバイス特性の経年劣化に起因する不良確率変化の効率的な解析手法 DA シンポジウム 2015/08 日本語
ニューラルネットワークハードウェアの低電圧動作時における演算誤り緩和 回路とシステムワークショップ 2015/08 日本語
圧縮センシング向けイメージセンサにおける省電力な観測行列生成回路 回路とシステムワークショップ 2015/08 日本語
ばらつき考慮シミュレーションの最近の動向(招待) [招待あり] 回路とシステムワークショップ 2015/08 日本語
パワーMOSFETデバイスモデルに向けた自動モデルパラメータ決定手法に関する一検討 電気学会全国大会講演論文集 2015/03 日本語
RTN起因のリングオシレータ発振周波数変動を利用したPUF 信学技報 2015/03 日本語
命令セットアーキテクチャによる劣化抑止ゲート制御を用いたプロセッサNBTI劣化緩和手法 信学技報 2015/03 日本語
RTNを考慮したSRAM不良確率の高速計算 信学技報 VLD研究会(デザインガイア) 2014/11 日本語
粗粒度再構成可能アーキテクチャ向けの省メモリな耐ソフトエラー時間多重化手法 第40回パルテノン研究会 2014/09 日本語
フリップフロップの最小動作電圧計測のためのFPGAを用いた自動設計環境の構築 第40回パルテノン研究会 2014/09 日本語
ランダムテレグラフノイズを用いたチップ識別手法の一検討 電子情報通信学会 ソサイエティ大会 2014/09 日本語
高次元回路歩留まり解析高速化のための最急降下法を用いた不良領域探索 回路とシステムワークショップ 2014/08 日本語
低電圧起動回路を用いた省電力チップ間非接触通信回路 情報処理学会SLDM研究会 2014/05 日本語
ランダムウォーク電源網解析の高速化に向けた節点解析順序の検討 情報処理学会SLDM研究会 2014/05 日本語
最大動作周波数テストの枠組みを用いたデバイスパラメータ推定手法 電子情報通信学会ディペンダブルコンピューティング研究会 2014/02 日本語
3端子コンデンサにおける周波数特性の有理関数近似と等価回路表現 電子情報通信学会EMCJ研究会 2014/01 日本語
TV最適化を用いた可変レート圧縮センシング 電子情報通信学会 ソサイエティ大会(於 福岡工業大学) 2013/09 日本語
3996トランジスタにおけるNBTI劣化の統計的ばらつき DA シンポジウム 2013/08 日本語
トランジスタアレイを用いたBTI劣化の統計的観測 DA シンポジウム 2013/08 日本語
準ゼロ分散推定と誤差平滑化処理を併用するランダムウォーク電源網解析 回路とシステムワークショップ 2013/07 日本語
画像の圧縮センシングにおける圧縮率の適応的変更手法 回路とシステムワークショップ 2013/07 日本語
SRAM 回路解析における最小ノルム不良サンプルと歩留りの関係 回路とシステムワークショップ 2013/07 日本語
低電源電圧におけるフリップフロップの故障モードの解析 電子情報通信学会ICD研究会 2013/07 日本語
ランダムウォーク線形回路解析のスレッド並列化における電圧源化排他制御の検討 電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集 2013/03 日本語
回路構造の異なるラッチの消費エネルギーの比較 電子情報通信学会 総合大会(於 岐阜大学) 基礎・境界講演論文集 2013/03 日本語
空間周波数領域インピーダンス行列を用いたマルチポートLSIモデルの検討 電子情報通信学会EMCJ研究会 2013/03 日本語
オンラインテストを指向したIDDQ電流しきい値決定手法の検討 電子情報通信学会VLSI設計技術研究会 2013/03 日本語
チップ試作による最小動作電圧予測手法の評価 電子情報通信学会ICD研究会 2012/12 日本語
微細プロセス(22nm世代)における配線コーナー削減手法の検討 DA シンポジウム 2012/08 日本語
微細CMOSタイミング設計の新しいコーナー削減手法 DA シンポジウム 2012/08 日本語
情報量規準を用いる RTN モデルパラメータ推定の自動化 DA シンポジウム 2012/08 日本語
クリロフ部分空間法を用いた電源回路網解析の GPU 実装による高速化 回路とシステムワークショップ 2012/08 日本語
回路の最小動作電圧改善とその予測精度向上の一検討 回路とシステムワークショップ 2012/08 日本語
低ESRと高ESRコンデンサの組み合わせ使用による電源インピーダンスの低減手法 エレクトロニクス実装学会 全国大会 2012/03 日本語
IDDQ 電流による大域プロセスばらつきの推定手法 信学技報 VLSI設計技術研究会 2012/03 日本語
プロセスばらつき推定に基づくIDDQテスト良品判定基準決定の試み 信学技報 ディペンダブルコンピューティング研究会 2012/02 日本語
ブロック反復法を用いた電源回路網解析の高速化 デザインガイア 情報処理学会 SLDM研究会 2011/11 日本語
ゼロ分散推定重点的サンプリングを用いたランダムウォークによる過渡解析 デザインガイア 情報処理学会 SLDM研究会 2011/11 日本語
ランダムテレグラフノイズモデル化のためのパラメータ推定法の検討 デザインガイア 情報処理学会 SLDM研究会 2011/11 日本語
ヤコビ法を用いた電源回路網解析の GPU 実装 電子情報通信学会 ソサイエティ大会 2011/09 日本語
EM法によるMOSデバイス界面状態数の自動推定 電子情報通信学会 ソサイエティ大会 2011/09 日本語
CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析 DA シンポジウム 2011/08 日本語
配線資源の信頼性モデルを用いた粗粒度再構成可能アーキテクチャ向け選択的三重化の最適化手法 DA シンポジウム 2011/08 日本語
複数不良領域を持つ回路歩留まり解析のための逐次重点的サンプリング法 DA シンポジウム 2011/08 日本語
エネルギー最小化と動作保証を考慮したサブスレッショルド回路の設計指針の検討 回路とシステムワークショップ 2011/08 日本語
混合正規分布による重点的サンプリングの高次元ばらつき解析への適用 情報処理学会第148回システムLSI設計技術研究会 2011/03 日本語
リングオシレータによるしきい値簡易測定の温度依存性の検討 信学技報 2010/09 日本語
誤り伝播に着目した粗粒度再構成可能アーキテクチャ向け部分的三重化手法 信学技報 2010/05 日本語
超球の一部を用いた歩留まり推定における不良領域の効率的探索手法 信学技報 2010/03 日本語
重点的サンプリングにおける平均値移動量の決定手法とそのSRAM歩留り解析への適用 情報処理学会第142回システムLSI設計技術研究会 2009/12 日本語
セラミックコンデンサのモデル化とオンパッケージでの電源ノイズ対策 シリコンRF研究会 2009/11 日本語
重点的サンプリングを用いたランダムウォークによる線形回路解析の高速化 DA シンポジウム 2009/08 日本語
RTNを考慮した回路特性ばらつき解析方法の検討 DA シンポジウム 2009/08 日本語
柔軟な信頼性を実現する再構成可能デバイスのための配置配線ツール DA シンポジウム 2009/08 日本語
パス遅延測定によるチップ特性の推定手法 DA シンポジウム 2009/08 日本語
SRAM回路の構造的対称性を考慮した2段階学習型重点的サンプリング 信学技報 2009/05 日本語
STIストレスによるMOSFET特性変動のコンパクトモデル 第56回応用物理学関係連合講演会 2009/03 日本語
状態依存性を考慮した論理回路の電源間容量モデルの検討 電子情報通信学会 総合大会 2009/03 日本語
状態依存性解析のための電源間容量のテーブルルックアップ計算 電子情報通信学会 総合大会 2009/03 日本語
統計的タイミング情報に基づく適応型テスト 電子情報通信学会 総合大会 2009/03 日本語
適応型テストにおけるクリティカルパスのクラスタリング手法 電子情報通信学会 総合大会 2009/03 日本語
電源ノイズ考慮統計的タイミング解析を用いたデカップリング容量割当手法 信学技報o 2009/03 日本語
LSI等価回路モデル評価に向けたオンチップ電源電圧の測定手法 電子情報通信学会 ソサイエティ大会 2008/09 日本語
回路特性ばらつき解析に対する重点的サンプリングの適用検討 電子情報通信学会 ソサイエティ大会 2008/09 日本語
抵抗測定法によるトランジスタアレイ回路の測定時間短縮化 電子情報通信学会 ソサイエティ大会 2008/09 日本語
電源電圧変動やプロセスばらつきに対する標準セルの遅延感度検討 電子情報通信学会 ソサイエティ大会 2008/09 日本語
CMOS論理回路における電源網容量の入力状態依存性についての検討 電子情報通信学会 ソサイエティ大会 2008/09 日本語
パス遅延時間ばらつきを考慮した電源遮断回路の設計指針 DA シンポジウム 2008/08 日本語
統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案 第21回 回路とシステム軽井沢ワークショップ 2008/04 日本語
チップ内システマティックばらつきと回路スキュー特性相関 第21回 回路とシステム軽井沢ワークショップ 2008/04 日本語
基板実装状態を考慮可能な表面実装型受動部品の2ポートモデリング手法 第21回 回路とシステム軽井沢ワークショップ 2008/04 日本語
電源遮断回路におけるパス遅延時間ばらつきの計算 第21回 回路とシステム軽井沢ワークショップ 2008/04 日本語
プロセスばらつきの積極的活用による非繰返し電圧波形の測定 第21回 回路とシステム軽井沢ワークショップ 2008/04 日本語
電源遮断回路におけるインバータ列遅延時間ばらつきの計算 電子情報通信学会 総合大会 2008/03 日本語
測定系の侵襲性を定量化可能なオンチップ電源電圧変動の直接測定手法 電子情報通信学会 総合大会 2008/03 日本語
リーク電流測定用トランジスタアレイ回路の測定 電子情報通信学会 総合大会 2008/03 日本語
[チュートリアル講演] 集積回路における電源品質の解析技術 信学技報 2008/01 日本語
Full-wave 電磁界シミュレータによるプリント回路基板の電源網モデル化 シリコンRF研究会 2007/11 日本語
プリント配線基板電源網のインピーダンス低減手法の検討 システムLSIワークショップ 2007/11 日本語
パワーゲーティング技術における製造ばらつきの回路特性への影響 情報処理学会第131回システムLSI設計技術研究会 2007/10 日本語
大域ばらつきの近似次数が回路遅延ばらつきに与える影響 電子情報通信学会 ソサイエティ大会 2007/09 日本語
電源電圧降下の時間的・空間的広がり可視化手法 電子情報通信学会 ソサイエティ大会 2007/09 日本語
ビアのインダクタンスに着目したプリント配線基板電源網のインピーダンス低減手法の検討 電子情報通信学会 ソサイエティ大会 2007/09 日本語
ノンパラメトリック統計的タイミング解析 (SSTA) の実現手法の検討 DA シンポジウム 2007/08 日本語
統計的 STA でのスルー依存性を考慮した遅延ばらつき計算手法の提案 第20回 回路とシステム軽井沢ワークショップ 2007/04 日本語
統計的パス遅延解析のための Monte Carlo STA 実行数評価の一手法 第20回 回路とシステム軽井沢ワークショップ 2007/04 日本語
45-65nm ノードにおける遅延ばらつき特性の環境温度依存性 第20回 回路とシステム軽井沢ワークショップ 2007/04 日本語
相関係数にもとづく回帰分析の電源改善への適用 第20回 回路とシステム軽井沢ワークショップ 2007/04 日本語
非理想的な回路分割とセル占有率を考慮した配線長分布モデル 電子情報通信学会 総合大会 2007/03 日本語
電源解析への相関係数利用の検討 電子情報通信学会 総合大会 2007/03 日本語
電源ノイズによる遅延変動の測定とフルチップシミュレーションによる遅延変動の再現 信学技報 2007/01 日本語
MOSFETのリーク電流ばらつき測定のための回路検討 システムLSIワークショップ 2006/11 日本語
MOSFETのリーク電流ばらつき測定のための回路検討 電子情報通信学会 ソサイエティ大会 2006/09 日本語
Si CMOSチップにおける右手・左手系伝送線路の検討 電子情報通信学会 ソサイエティ大会 2006/09 日本語
伝送線路を用いたオンチップ高速伝送回路の研究 電子情報通信学会 ソサイエティ大会 2006/09 日本語
リングオシレータを用いる瞬時電圧降下測定手法の精度改善 電子情報通信学会 ソサイエティ大会 2006/09 日本語
高精度デバイスばらつき測定のための電源構造の設計 電子情報通信学会 ソサイエティ大会 2006/09 日本語
統計的 STA の精度検証手法 DA シンポジウム 2006/07 日本語
統計的 SSTA の精度検証方法 第19回 回路とシステム軽井沢ワークショップ 2006/04 日本語
オンチップ熱バラツキを考慮したモジュール配置手法 DA シンポジウム 2005/08 日本語
ジッタ制約を考慮した IO 同時動作設計ルールの提案 第18回 回路とシステム軽井沢ワークショップ 2005/04 日本語
フロアプランにおけるオンチップ熱ばらつきの解析と対策 DA シンポジウム 2004/07 日本語
VLSI 設計・信号品質解析におけるインダクタンスの影響とその重要性 DA シンポジウム 2003/07 日本語
オンチップ・インダクタンスとは? --モデリングと抽出技術-- DA シンポジウム 2003/07 日本語
電源・グランド間容量が同時切替えノイズに与える影響の解析 第17回 回路とシステム(軽井沢)ワークショップ 2003/04 日本語
インダクタンスに起因する配線遅延変動の統計的予測手法 電子情報通信学会ソサイエティ大会 チュートリアル講演 2002/09 日本語
動的電源ノイズ解析のための電源グリッドモデル抽出 DAシンポジウム 2002/07 日本語
0.1-um級 LSI の遅延計算における寄生インダクタンスを考慮すべき配線の統計的選別手法 DA シンポジウム 2002/07 日本語
インダクタンスが配線遅延に及ぼす影響の定量的評価方法 第15回 回路とシステム(軽井沢)ワークショップ 2002/04 日本語
斜め配線を含む VLSIの高速オンチップ・インダクタンス解析 第15回 回路とシステム(軽井沢)ワークショップ 2002/04 日本語
有限要素法と回路解析の連成解析による同時切替えノイズの評価 第14回 エレクトロニクス実装学会全国大会 2002/03 日本語
クロストークノイズによる配線遅延の変動とノイズ波形のモデル化に関する検討 信学技報 2000/09 日本語
プリント回路基板の高周波電流解析用 LSI モデリング手法の検討 信学技報 2000/07 日本語
ビット間スキュー制御を有するシンクロナス DRAM の 5 GByte/s データ伝送技術 信学技報 1998/06 日本語
A practical row interchanging algorithm for hierarchically constructed circuit matrices using modified modal analysis 信学技報 1997/12 日本語
メモリ回路を用いた回路分割型回路シミュレーションの評価 信学技報 1996/04 日本語
機能関数を用いたアナログ/デジタル混在回路機能検証高速化手法の一検討 電子情報通信学会 総合大会 1994/03 日本語
A Plotter-based Automatic Measurements and Statistical Characterization of Multiple Discrete Power Devices (accepted) International power electronics conference (IPEC) 2018/05 英語
Electrical and Thermal Characterization of SiC Power MOSFET (Invited) (accepted) [Invited] China Semiconductor Technology International Conference (CSTIC) 2018/03 英語
A Feasibility Study of Annealing Processor for Fully-Connected Ising Model Based on Memristor/CMOS Hybrid Architecture (accepted) The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI) 2018/03 英語
A PUF Based on the Instantaneous Response of Ring Oscillator Determined by the Convergence Time of Bistable Ring (accepted) The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI) 2018/03 英語
Comparative Study of Delay Degradation Caused by NBTI Considering Stress Frequency Dependence (accepted) The 21st workshop on synthesis and system integration of mixed information technologies (SASIMI) 2018/03 英語
A Study on NBTI-induced Delay Degradation Considering Stress Frequency Dependence (accepted) International Symposium on Quality Electronic Design (ISQED) 2018/03 英語
Ising-PUF: A Machine Learning Attack Resistant PUF Featuring Lattice Like Arrangement of Arbiter-PUFs (accepted) Design, Automation and Test in Europe (DATE) 2018/03 英語
Efficient Exploration of Worst Case Workload and Timing Degradation Under NBTI (accepted) ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2018/01 英語
Parameter Extraction for MOSFEET Current Model Using Backward Propagation of Errors Workshop on variability modeling and characterization (VMC) 2017/11 英語
A Design-analysis Flow Considering Mechanical Stability of Metal Masks for Organic CMOS Circuits IEEE International Conference on Solid State Devices and Materials (SSDM) 2017/09 英語
Secured Content Addressable Memory Based on Homomorphic Encryption DA Symposium 2017/08 英語
LSTA: Learning-based Static Timing Analysis for High-dimensional Correlated On-chip Variations ACM/IEEE Design Automation Conference (DAC) 2017/06 英語
Device Identification from Mixture of Measurable Characteristics IEEE Applied Power Electronics Conference and Exposition (APEC) 2017/03 英語
SCAM: Secured Content Addressable Memory Based on Homomorphic Encryption Design, Automation and Test in Europe (DATE) 2017/03 英語
Input Capacitance Determination of Power MOSFETs from Switching Trajectories IEEE International Conference on Microelectronic Test Structures (ICMTS) 2017/03 英語
Comparative Study of Path Selection and Objective Function in Replacing NBTI Mitigation Logic International Symposium on Quality Electronic Design (ISQED) 2017/03 英語
Pattern Based Runtime Voltage Emergency Prediction: An Instruction-aware Block Sparse Compressed Sensing Approach ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2017/01 英語
Efficient Circuit Failure Probability Calculation Along Product Lifetime Considering Device Aging ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2017/01 英語
A Design Example of Class-E Based Gate Driver for High Frequency Operation of SiC Power MOSFET International Symposium on Nonlinear Theory and Its Applications (NOLTA) 2016/11 英語
A Charge Based SiC Power MOSFET Model Considering On-state Resistance International Symposium on Nonlinear Theory and Its Applications (NOLTA) 2016/11 英語
Runtime NBTI Mitigtion for Processor Lifespan Extension via Selective Node Control IEEE Asian Test Symposium (ATS) 2016/11 英語
Identifications of Thermal Equivalent Circuit for Power MOSFETs Through In-situ Channel Temperature Estimation IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA) 2016/11 英語
A Circuit Simulation Model for V-groove SiC Power MOSFET IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA) 2016/11 英語
Analysis of Transient Behavior of SiC Power MOSFETs Based on Surface Potential Model and Its Application to Boost Converter IEEE Workshop on Wide Bandgap Power Devices and Applications (WiPDA) 2016/11 英語
Representative Path Approach for Time-efficient NBTI Mitigation Logic Replacement Workshop on variability modeling and characterization (VMC) 2016/11 英語
Unique Device Identification Framework for Power MOSFETs Using Inherent Device Variation Workshop on variability modeling and characterization (VMC) 2016/11 英語
Thermal Circuit Identification of Power MOSFETs Through In-situ Channel Temperature Estimation The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2016/11 英語
Path Grouping Approach for Efficient Candidate-selection of Replacing NBTI Mitigation Logic The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2016/11 英語
Hardware Accelerator of Convolutional Neural Network for Image Recognition and Its Performance Evaluation Platform The 20th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2016/11 英語
A Surface-potential-based Reverse-transfer Capacitance Model for Vertical SiC DMOSFET IEEE International Conference on Solid State Devices and Materials (SSDM) 2016/09 英語
Aging-aware Timing Analysis Based on Machine Learning DA Symposium 2016/09 英語
A Simulation Model for SiC Power MOSFET Based on Surface Potential International Conference on Simulation of Semiconductor Processes and Devices (SISPAD) 2016/09 英語
Approximated Prediction Strategy for Reducing Power Consumption of Convolutional Neural Network Processor Embedded Vision Workshop 2016/09 英語
Efficient Transistor-level Timing Yield Estimation via Line Sampling ACM/IEEE Design Automation Conference (DAC) 2016/06 英語
Physically Unclonable Function Using RTN-induced Delay Fluctuation in Ring Oscillators IEEE International Symposium on Circuits and Systems (ISCAS) 2016/05 英語
Workload-aware Worst Path Analysis of Processor-scale NBTI Degradation ACM Great Lakes Symposium on VLSI (GLSVLSI) 2016/05 英語
A High Power Curve Tracer for Characterizing Full Operational Range of SiC Power Transistors IEEE International Conference on Microelectronic Test Structures (ICMTS) 2016/03 英語
Nonlinear Delay-table Approach for Full-chip NBTI Degradation Prediction International Symposium on Quality Electronic Design (ISQED) 2016/03 英語
Efficient Transistor-level Timing Yield Estimation via Line Sampling ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU) 2016/03 英語
Mitigation of NBTI-induced Timing Degradation in Processor ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU) 2016/03 英語
Fast Monte Carlo for Timing Yield Estimation via Line Sampling Workshop on variability modeling and characterization (VMC) 2015/11 英語
Fast Estimation on NBTI-induced Delay Degradation Based on Signal Probability DA Symposium 2015/08 英語
Accelerating Random-walk-based Power Grid Analysis Through Error Smoothing The 19th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2015/03 英語
ECRIPSE: An Efficient Method for Calculating RTN-induced Failure Probability of an SRAM Cell Design, Automation and Test in Europe (DATE) 2015/03 英語
Sensorless Estimation of Global Device-parameters Through Fmax Testing IEEE/ACM International Conference on Computer-Aided Design (ICCAD) 2014/11 英語
A Scalable Device Array for Statistical Device-aging Characterization (Invited) [Invited] IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT) 2014/10 英語
A Quadrocopter Automatic Control Contest as an Example of Interdisciplinary Design Education 14th International Conference on Control, Automation and Systems (ICCAS 2014) 2014/10 英語
A Case Study of Chinese Calligraphic Style Classification Using Deep Neural Network International Workshop on Smart Info-Media Systems in Asia (SISA) 2014/10 英語
Variability in Device Degradations: Statistical Observation of NBTI for 3996 Transistors Solid-State Device Research Conference (ESSDERC) 2014/09 英語
An Experimental Study on Interdigital Capacitance Sensor for Detecting Heart Rate Workshop on Circuits and Systems 2014/08 英語
A Low Cost Capacitor Approach for Suppressing Resonance in Power Distribution Networks International Symposium on Electromagnetic Compatibility, Tokyo (EMC Tokyo) 2014/05 英語
Experimental Validation of Minimum Operating Voltage Estimation for Low Supply Voltage Circuits International Symposium on Quality Electronic Design (ISQED) 2014/03 英語
Time Dependent Degradation (Invited) [Invited] The Journal of Reliability Engineering Association of Japan 2013/12 英語
A Device Array for Flexible BTI Characterization (Invited Talk) Workshop on variability modeling and characterization (VMC) 2013/11 英語
Statistical Observation of NBTI and PBTI Degradations Workshop on variability modeling and characterization (VMC) 2013/11 英語
Place-and-route Algorithms for a Reliability-oriented Coarse-grained Reconfigurable Architecture Using Time Redundancy The 18th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2013/10 英語
Statistical Simulation Methods for Analyzing Performance of Low Supply Voltage Circuits (Invited) [Invited] The IEEE 10th International Conference on ASIC (ASICON) 2013/09 英語
Architecture for Sealed Wafer-scale Mask ROM for Long-term Digital Data Preservation The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC) 2013/06 英語
Histogram Propagation Based Statistical Timing Analysis Using Dependent Node Selection The 28th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC) 2013/06 英語
Fast and Memory-efficient GPU Implementations of Krylov Subspace Methods for Efficient Power Grid Analysis ACM Great Lakes Symposium on VLSI (GLSVLSI) 2013/05 英語
Logarithmic Modeling of BTI Under Dynamic Circuit Operations: Static, Dynamic and Long-term Prediction IEEE International Reliability Physics Symposium (IRPS) 2013/04 英語
A Cost-effective Selective TMR for Heterogeneous Coarse-grained Reconfigurable Architectures Based on DFG-level Vulnerability Analysis Design, Automation and Test in Europe (DATE) 2013/03 英語
Hot-swapping Architecture With Back-biased Testing for Mitigation of Permanent Faults in Functional Unit Array Design, Automation and Test in Europe (DATE) 2013/03 英語
Evaluation of Dependent Node Selection of Histogram Propagation Based Statistical Timing Analysis IEICE general conference 2013/03 英語
[Memorial Lecture] an Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation IEICE Technical Report 2013/03 英語
High-speed DFG-level SEU Vulnerability Analysis for Applying Selective TMR to Resource-constrained CGRA International Symposium on Quality Electronic Design (ISQED) 2013/03 英語
Multi-trap RTN Parameter Extraction Based on Bayesian Inference International Symposium on Quality Electronic Design (ISQED) 2013/03 英語
An Adaptive Current-threshold Determination for IDDQ Testing Based on Bayesian Process Parameter Estimation ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2013/01 英語
Realization of Frequency-domain Circuit Analysis Through Random Walk ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2013/01 英語
Accurate I/O Buffer Impedance Self-adjustment Using Vth and Temperature Sensors Design gaia, SLDM society conference 2012/11 英語
Adaptive Current-threshold Determination for Accurate IDDQ Testing Workshop on variability modeling and characterization (VMC) 2012/11 英語
The Odd Couple: Antiresonance Control by Two Capacitors of Unequal Series Resistances The 21st conference on electrical performance of electronic packaging and systems (EPEPS) 2012/10 英語
Statistical Aging Under Dynamic Voltage Scaling: A Logarithmic Model Approach IEEE Custom Integrated Circuits Conference (CICC) 2012/09 英語
Physics Matters: Statistical Aging Prediction Under Trapping/detrapping ACM/IEEE Design Automation Conference (DAC) 2012/06 英語
A Bayesian-based Process Parameter Estimation Using IDDQ Current Signature IEEE VLSI Test Symposium (VTS) 2012/04 英語
Aging Statistics Based on Trapping/detrapping: Silicon Evidence, Modeling and Long-term Prediction IEEE International Reliability Physics Symposium (IRPS) 2012/04 英語
Statistical Observations of NBTI-induced Threshold Voltage Shifts on Small Channel-area Devices International Symposium on Quality Electronic Design (ISQED) 2012/03 英語
GPU Acceleration of Cycle-based Soft-error Simulation for Reconfigurable Array Architectures The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2012/03 英語
Hardware Architecture for Accelerating Monte Carlo Based SSTA Using Generalized STA Processing Element The 17th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2012/03 英語
Acceleration Scheme for Monte Carlo Based SSTA Using Generalized STA Processing Element ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU) 2012/01 英語
Statistical Aging Prediction and Characterization Using Trapping/detrapping Based NBTI Models Workshop on variability modeling and characterization (VMC) 2011/11 英語
Getting the Most Out of IDDQ Testing Workshop on variability modeling and characterization (VMC) 2011/11 英語
A Sensor-based Self-adjustment Approach for Controlling I/O Buffer Impedance IEICE society conference 2011/09 英語
A Design Strategy for Sub-threshold Circuits Considering Energy-minimization and Yield-maximization IEEE International SOC Conference (SOCC) 2011/09 英語
A Device Array for Efficient Bias-temperature Instability Measurements Solid-State Device Research Conference (ESSDERC) 2011/09 英語
A Stress-parallelized Device Array for Efficient Bias-temperature Stability Measurement The 5th IEEE International Workshop on Design for Manufacturability & Yield (DFM&Y) 2011/06 英語
Acceleration of Random-walk-based Linear Circuit Analysis Using Importance Sampling ACM Great Lakes Symposium on VLSI (GLSVLSI) 2011/05 英語
A Fully Pipelined Implementation of Monte Carlo Based SSTA on FPGAs International Symposium on Quality Electronic Design (ISQED) 2011/03 英語
A Transistor-array for Parallel BTI-effects Measurements Workshop on variability modeling and characterization (VMC) 2010/11 英語
Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis IEEE/ACM International Conference on Computer-Aided Design (ICCAD) 2010/11 英語
A Routing Architecture Exploration for Coarse-grained Reconfigurable Architecture With Automated SEU-tolerance Evaluation IEEE International SOC Conference (SOCC) 2010/07 英語
A Tool Chain for Generating SEU-vulnerability Map for Coarse-grained Reconfigurable Architecture The 25th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC) 2010/07 英語
Application of Generalized Scattering Matrix for Prediction of Power Supply Noise ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP) 2010/06 英語
Small Delay and Area Overhead Process Parameter Estimation Through Path-delay Inequalities IEEE International Symposium on Circuits and Systems (ISCAS) 2010/05 英語
Decomposition of Drain-current Variation Into Gain-factor and Threshold Voltage Variations IEEE International Symposium on Circuits and Systems (ISCAS) 2010/05 英語
Path Clustering for Adaptive Test IEEE VLSI Test Symposium (VTS) 2010/04 英語
Linear Time Calculation of State-dependent Power Distribution Network Capacitance International Symposium on Quality Electronic Design (ISQED) 2010/03 英語
Robust Importance Sampling for Efficient SRAM Yield Analysis International Symposium on Quality Electronic Design (ISQED) 2010/03 英語
Sequential Importance Sampling for Low-probability and High-dimensional SRAM Yield Analysis ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU) 2010/03 英語
On-die Parameter Extraction from Path-delay Measurements IEEE Asian solid-state circuit conference (ASSCC) 2009/11 英語
An Adaptive Test for Parametric Faults Based on Statistical Timing Information IEEE Asian Test Symposium (ATS) 2009/09 英語
Two-dimensional Moment Method for Analyzing Current Distribution of a Ceramic Capacitor International Symposium on Electromagnetic Compatibility (EMC Kyoto) 2009/07 英語
Bridging the Gap Between Laboratory Measurement and Simulation Model (Invited) [Invited] International Workshop on Emerging Circuits and Systems (IWECS) 2009/07 英語
Application of the EMI Decoupling Circuit Consisting of Two Capacitors and a Power Trace to Quad Flat Package (QFP) LSI IEICE Transactions on Communications (Japanese Edition) 2009/05 英語
S-parameter-based Modal Decomposition of Multiconductor Transmission Lines and Its Application to De-embedding IEEE International Conference on Microelectronic Test Structures (ICMTS) 2009/03 英語
Non-invasive Direct Probing for On-chip Voltage Measurement International SoC Design Conference (ISOCC) 2008/11 英語
An Efficient Extraction of Random and Systematic Gate-length Variation Through Poly-Si Resistor Measurement Workshop on Test Structure Design for Variability Characterization 2008/11 英語
Decoupling Capacitance Allocation for Timing With Statistical Noise Model and Timing Analysis IEEE/ACM International Conference on Computer-Aided Design (ICCAD) 2008/11 英語
A MOS Transistor Array With Pico-ampere Order Precision for Accurate Characterization of Leakage Current Variation IEEE Asian solid-state circuit conference (ASSCC) 2008/11 英語
Accurate Parasitic Inductance Determination of a Ceramic Capacitor Through 2-port Measurements The 17th topical meeting on electrical performance of electronic packaging (EPEP) 2008/10 英語
Non-parametric Statistical Static Timing Analysis: An SSTA Framework for Arbitrary Distribution ACM/IEEE Design Automation Conference (DAC) 2008/06 英語
Substrate-geometry Aware 2-port Modeling for Surface-mount Passive Components 19th International Zurich Symposium on Electromagnetic Compatibility 2008/05 英語
On-chip Differential and Common Mode Voltage Measurement Using Off-chip Referenced Twin Probing IEEE Workshop on Signal Propagation on Interconnects (SPI) 2008/05 英語
Determination of Optimal Polynomial Regression Function to Decompose On-die Systematic and Random Variations ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2008/01 英語
A Study on Variation-component Decomposition Using Polynomial Smoothing Function The 14th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2007/10 英語
An Implementation of Voltage Drop Sensor Circuit for Power Supply Network Monitoring Workshop on SoC Design Methodologies 2007/09 英語
Weakness Identification for Effective Repair of Power Distribution Network 17th International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) 2007/09 英語
A MOS Transistor-array for Accurate Measurement of Subthreshold Leakage Variation International Symposium on Quality Electronic Design (ISQED) 2007/03 英語
Adaptable Wire-length Distribution With Tunable Occupation Probability ACM/IEEE International Workshop on System Level Interconnect Prediction (SLIP) 2007/03 英語
Improvement of Power Distribution Network Using Correlation-based Regression Analysis ACM Great Lakes Symposium on VLSI (GLSVLSI) 2007/03 英語
A Multi-drop Transmission-line Interconnect in Si LSI ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2007/01 英語
Thermal Driven Module Placement Using Sequence-pair Asia Pacific Conference on Circuits and Systems (APCCAS) 2006/12 英語
A Left Handed Material on Si CMOS Chip With Wafer Level Package Process Asia Pacific Microwave Conference (APMC) 2006/12 英語
Measurement Results of Delay Degradation Due to Power Supply Noise Well Correlated With Full-chip Simulation IEEE Custom Integrated Circuits Conference (CICC) 2006/09 英語
A Time-slicing Ring Oscillator for Capturing Instantaneous Delay Degradation and Power Supply Voltage Drop IEEE Custom Integrated Circuits Conference (CICC) 2006/09 英語
Timing Analysis Considering Temporal Supply Voltage Fluctuation ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2005/01 英語
On-chip Thermal Gradient Analysis and Temperature Flattening for SoC Design ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2005/01 英語
Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2005/01 英語
An IR-drop Minimization by Optimizing Number and Location of Power Supply Pads The 12th workshop on synthesis and system integration of mixed information technologies (SASIMI) 2004/10 英語
A Statistical Methodology for Screening Inductance Dominated Interconnects in Timing Analysis Information Processing Society of Japan 2003/05 英語
Design and Measurement of an Inductance-oscillator for Analyzing Inductance Impact on On-chip Interconnect Delay International Symposium on Quality Electronic Design (ISQED) 2003/03 英語
Accurate Prediction of the Impact of On-chip Inductance on Interconnect Delay Using Electrical and Physical Parameter-based RSF ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2003/01 英語
Approximate Formulae Approach for Efficient Inductance Extraction ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2003/01 英語
Efficient Generation of Delay Change Curves for Noise-aware Static Timing Analysis ACM/IEEE Asia and South Pacific Design Automation Conference (ASPDAC) 2002/01 英語
New Approaches to Noise-aware Static Timing Analysis ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU) 2000/12 英語
Characterization of Interconnect Coupling Noise Using In-situ Delay-change Curve Measurements 13th IEEE International ASIC/SOC Conference 2000/09 英語
New Paradigm of Predictive CMOS Modeling for Early Circuit Simulation IEEE Custom Integrated Circuits Conference (CICC) 2000/05 英語
Accurate In-situ Measurement of Peak Noise and Delay Induced by Interconnect Coupling IEEE International Solid-State Circuits Conference (ISSCC) 2000/02 英語
A 5 GBytes/s Data Transfer Scheme With Bit-to-bit Skew Control for Synchronous DRAM International Symposium on VLSI Circuits 1998/06 英語

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著書等 > 著書
著者名 タイトル 出版社等 年月 言語
Reis, Cao, Wirth Circuit Design for Reliability Springer 2014/11 英語
Grasser, Tibor (Ed.) Bias Temperature Instability for Devices and Circuits Chapter 19 and 20, pp.719-782, Springer 2013/12 英語
特許
発明者名 タイトル 審査の段階 番号 年月
佐藤高史, 山長功, 益一哉 回路モデル作成装置、回路モデル作成方法、 シミュレーション装置、及び、シミュレーション方法 特許登録 特許特許5246785 2010/09/16
越智裕之, 池辺 卓, 佐藤高史 太陽電池、複合太陽電池および集積回路 特許出願 特願特願2013-020277 2013/02/05
益一哉, 山長功,萩原汐, 佐藤高史 集積回路電源間容量の計算装置、及び、集積回路 電源間容量の計算方法 特許公開 特開特開2011-197895 2011/10/06
外部資金:競争的資金・科学研究費補助金
種別 代表/分担 テーマ(日本語) テーマ(英語) 期間
代表 モンテカルロ法にもとづくタイミング解析高速化の研究 2010/04/01〜2013/03/31
基盤研究(B) 代表 寿命予測・障害予防・修復を可能とする集積回路の信頼性設計手法 (平成26年度分) 2014/04/01〜2015/03/31
基盤研究(B) 代表 寿命予測・障害予防・修復を可能とする集積回路の信頼性設計手法 (平成27年度分) 2015/04/01〜2016/03/31
挑戦的萌芽研究 代表 生体情報の無意識・非接触・常時測定の研究 (平成27年度分) 2015/04/01〜2016/03/31
挑戦的萌芽研究 代表 生体情報の無意識・非接触・常時測定の研究 (平成28年度分) 2016/04/01〜2017/03/31
基盤研究(B) 代表 寿命予測・障害予防・修復を可能とする集積回路の信頼性設計手法 (平成28年度分) 2016/04/01〜2017/03/31
担当科目
講義名(日本語) 講義名(英語) 開講期 学部/研究科 期間
Advanced Study in CCE II 通年 情報学研究科 2011/04〜2012/03
Advanced Study in CCE I 通年 情報学研究科 2011/04〜2012/03
通信情報システム特別研究1 通年 情報学研究科 2011/04〜2012/03
通信情報システム特別研究2 通年 情報学研究科 2011/04〜2012/03
集積システム設計論 後期 情報学研究科 2011/04〜2012/03
応用集積システム 前期 情報学研究科 2011/04〜2012/03
通信情報システム特別セミナー 通年 情報学研究科 2011/04〜2012/03
集積システム工学特別セミナー 通年 情報学研究科 2011/04〜2012/03
応用集積システム Integrated System Architecture and Synthesis 前期 情報学研究科 2012/04〜2013/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2012/04〜2013/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2012/04〜2013/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2012/04〜2013/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2012/04〜2013/03
集積システム設計論 High-Level Design Methodology for System LSI 後期 情報学研究科 2012/04〜2013/03
計算機工学 Computer Hardware Design 後期 工学部 2013/04〜2014/03
組み込み計算機システム Embedded Computer Systems 後期 工学部 2013/04〜2014/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2013/04〜2014/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2013/04〜2014/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 前期集中 情報学研究科 2013/04〜2014/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2013/04〜2014/03
System-Level Design Methodology for SoCs System-Level Design Methodology for SoCs 後期 情報学研究科 2013/04〜2014/03
応用集積システム Integrated System Architecture and Synthesis 前期 情報学研究科 2013/04〜2014/03
情報通信技術のデザイン Design in ICT 前期 情報学研究科 2013/04〜2014/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2013/04〜2014/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2013/04〜2014/03
計算機工学 Computer Hardware Design 後期 工学部 2014/04〜2015/03
組み込み計算機システム Embedded Computer Systems 後期 工学部 2014/04〜2015/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2014/04〜2015/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2014/04〜2015/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2014/04〜2015/03
System-Level Design Methodology for SoCs System-Level Design Methodology for SoCs 後期 情報学研究科 2014/04〜2015/03
応用集積システム Integrated System Architecture and Synthesis 前期 情報学研究科 2014/04〜2015/03
情報通信技術のデザイン Design in ICT 前期 情報学研究科 2014/04〜2015/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2014/04〜2015/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2014/04〜2015/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2014/04〜2015/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2014/04〜2015/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 後期前期 情報学研究科 2014/04〜2015/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2015/04〜2016/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2015/04〜2016/03
System-Level Design Methodology for SoCs System-Level Design Methodology for SoCs 後期 情報学研究科 2015/04〜2016/03
応用集積システム Integrated System Architecture and Synthesis 前期 情報学研究科 2015/04〜2016/03
情報通信技術のデザイン Design in ICT 前期 情報学研究科 2015/04〜2016/03
組み込み計算機システム Embedded Computer Systems 後期 工学部 2015/04〜2016/03
計算機工学 Computer Hardware Design 後期 工学部 2015/04〜2016/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2015/04〜2016/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 前期集中 情報学研究科 2015/04〜2016/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2015/04〜2016/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 後期集中 情報学研究科 2015/04〜2016/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2015/04〜2016/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2015/04〜2016/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2015/04〜2016/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2016/04〜2017/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2016/04〜2017/03
System-Level Design Methodology for SoCs System-Level Design Methodology for SoCs 後期 情報学研究科 2016/04〜2017/03
応用集積システム Integrated System Architecture and Synthesis 前期 情報学研究科 2016/04〜2017/03
情報通信技術のデザイン Design in ICT 前期 情報学研究科 2016/04〜2017/03
組み込み計算機システム Embedded Computer Systems 後期 工学部 2016/04〜2017/03
計算機工学 Computer Hardware Design 後期 工学部 2016/04〜2017/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2016/04〜2017/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 後期集中 情報学研究科 2016/04〜2017/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2016/04〜2017/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 前期集中 情報学研究科 2016/04〜2017/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2016/04〜2017/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2016/04〜2017/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2016/04〜2017/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2017/04〜2018/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2017/04〜2018/03
System-Level Design Methodology for SoCs System-Level Design Methodology for SoCs 後期 情報学研究科 2017/04〜2018/03
応用集積システム Integrated System Architecture and Synthesis 前期 情報学研究科 2017/04〜2018/03
情報通信技術のデザイン Design in ICT 前期 情報学研究科 2017/04〜2018/03
組み込み計算機システム Embedded Computer Systems 後期 工学部 2017/04〜2018/03
計算機工学 Computer Hardware Design 後期 工学部 2017/04〜2018/03
通信情報システム特別セミナー Seminar on Communications and Computer Engineering, Advanced 通年 情報学研究科 2017/04〜2018/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 前期集中 情報学研究科 2017/04〜2018/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2017/04〜2018/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 前期集中 情報学研究科 2017/04〜2018/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2017/04〜2018/03
集積回路工学 Integraged Circuits Engineering 前期 工学部 2017/04〜2018/03
集積システム工学特別セミナー Seminar on Integrated Systems Engineering, Advanced 通年 情報学研究科 2017/04〜2018/03

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全学運営(役職等)
役職名 期間
学生部委員会 委員 2010/04/01〜2011/03/31
学生生活委員会 委員 2010/04/01〜2012/03/31
教育用計算機専門委員会 委員 2014/04/01〜2015/03/31
広報委員会 委員 2015/04/01〜2017/03/31
広報委員会 紅萠編集専門部会 2015/04/01〜2017/03/31
広報委員会 紅萠編集専門部会 2015/04/01〜2017/03/31
部局運営(役職等)
役職名 期間
専攻長会議 2011/04/01〜2012/03/31
制規委員会副委員長 2011/04/01〜2012/03/31
情報セキュリティ委員会委員 2011/04/01〜2012/03/31
企画委員会委員 2012/04/01〜2014/03/31
基盤整備委員会委員 2014/04/01〜2015/03/31
計算機小委員会委員長(基盤整備員会) 2014/04/01〜2015/03/31
基盤整備委員会委員長 2015/04/01〜2016/03/31
評価・広報委員会委員 2016/04/01〜2017/03/31
教務委員会委員 2016/04/01〜2017/03/31
第3期中期目標期間部局行動計画作成WG委員 2016/04/01〜2017/03/31
評価WG副委員長 2016/04/01〜2017/03/31
広報WG委員 2016/04/01〜2017/03/31
専攻長会議 2017/04/01〜2018/03/31
情報背急ティ委員会委員 2017/04/01〜2018/03/31

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その他活動:国・地方公共団体での活動
委員会名(日本語) 委員会名(英語) 役職名 公共団体の名称 期間
平成22年度「電波資源拡大のための研究開発」高速・高品質な無線通信実現のためのICチップレベルの低ノイズ化技術の研究開発 研究開発運営委員 2010〜
その他活動:民間企業・NPO等の兼業
相手先名 兼業の内容 期間
(株)シンセシス 2010〜