塩見 準

最終更新日時: 2019/09/03 09:22:22

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氏名(漢字/フリガナ/アルファベット表記)
塩見 準/シオミ ジュン/Shiomi, Jun
所属部署・職名(部局/所属/講座等/職名)
情報学研究科/通信情報システム専攻集積システム工学講座/助教
学部兼担
部局 所属 講座等 職名
工学部
取得学位
学位名(日本語) 学位名(英語) 大学(日本語) 大学(英語) 取得区分
修士(情報学) 京都大学
博士(情報学) 京都大学
プロフィール
(日本語)
2014年京都大学工学部電気電子工学科卒業。2016年京都大学大学院情報学研究科通信情報システム専攻修士課程修了。2017年同博士後期課程修了。博士(情報学)。2016年から2017年まで日本学術振興会特別研究員。2017年より京都大学大学院情報学研究科(通信情報システム専攻)助教。集積回路設計手法、とりわけ低消費電力化設計手法に関する研究に従事。情報処理学会、電子情報通信学会、IEEE各会員。
(英語)
Jun Shiomi received the B.E. degree in electrical and electronics engineering, the M.E. degree in communications and computer engineering, and the Ph.D. degree in Informatics from Kyoto University, Kyoto, Japan, in 2014, 2016 and 2017, respectively. From 2016 to 2017, he was a Research Fellow of the Japan Society for the Promotion of Science. Since 2017, he has been an Assistant Professor with the Department of Communications and Computer Engineering, Graduate School of Informatics, Kyoto University. His research interests include modeling and computer-aided design for low power and low voltage system-on-chips. Dr. Shiomi is a member of the IPSJ, IEICE and IEEE.
researchmap URL
https://researchmap.jp/7000021797
研究テーマ
(日本語)
集積回路デバイスの省エネルギー化・省電力化に向け、主に低電圧回路設計手法の研究に取り組んでいます。
研究概要
(日本語)
低電圧回路、とりわけオンチップメモリに注目した回路設計手法。低電圧回路の性能モデル化手法。ばらつきを考慮した集積回路設計手法。
研究分野(キーワード)
キーワード(日本語) キーワード(英語)
集積回路工学 Integrated Circuits Technology
低消費電力化設計技術 Low Power Design
論文
著者 著者(日本語) 著者(英語) タイトル タイトル(日本語) タイトル(英語) 書誌情報等 書誌情報等(日本語) 書誌情報等(英語) 出版年月 査読の有無 記述言語 掲載種別 公開
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Takuya Koyanagi, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Takuya Koyanagi, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Takuya Koyanagi, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Design Method of a Cell-Based Amplifier for Body Bias Generation A Design Method of a Cell-Based Amplifier for Body Bias Generation A Design Method of a Cell-Based Amplifier for Body Bias Generation IEICE Transactions on IEICE Transactions on Electronics, E102-C, 7, 565-572 IEICE Transactions on IEICE Transactions on Electronics, E102-C, 7, 565-572 IEICE Transactions on IEICE Transactions on Electronics, E102-C, 7, 565-572 2019/07 英語 研究論文(学術雑誌) 公開
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Ryosuke Matsuo, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi Ryosuke Matsuo, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi Ryosuke Matsuo, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi BDD-based Synthesis of Optical Logic Circuits Exploiting Wavelength Division Multiplexing BDD-based Synthesis of Optical Logic Circuits Exploiting Wavelength Division Multiplexing BDD-based Synthesis of Optical Logic Circuits Exploiting Wavelength Division Multiplexing Asia and South Pacific Design Automation Conference (ASP-DAC), 203-209 Asia and South Pacific Design Automation Conference (ASP-DAC), 203-209 Asia and South Pacific Design Automation Conference (ASP-DAC), 203-209 2019/01 英語 研究論文(国際会議プロシーディングス) 公開
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小柳卓也, 塩見準, 石原亨, 小野寺秀俊 小柳卓也, 塩見準, 石原亨, 小野寺秀俊 セルベース設計に適合した基板バイアス制御用増幅回路の設計手法 セルベース設計に適合した基板バイアス制御用増幅回路の設計手法 DAシンポジウム2018, 172-177 DAシンポジウム2018, 172-177 , 172-177 2018/08 日本語 研究論文(研究会、シンポジウム資料等) 公開
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Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Software Implementation of Minimum Energy Point Tracking Algorithm for Microprocessors A Software Implementation of Minimum Energy Point Tracking Algorithm for Microprocessors A Software Implementation of Minimum Energy Point Tracking Algorithm for Microprocessors DA Synposium 2018, 166-171 DA Synposium 2018, 166-171 DA Synposium 2018, 166-171 2018/08 英語 研究論文(研究会、シンポジウム資料等) 公開
塩見準, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也 塩見準, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也 集積ナノフォトニクスに基づく近似二進対数を用いた低レイテンシ光並列乗算器 集積ナノフォトニクスに基づく近似二進対数を用いた低レイテンシ光並列乗算器 DAシンポジウム2018, 57-62 DAシンポジウム2018, 57-62 , 57-62 2018/08 日本語 研究論文(研究会、シンポジウム資料等) 公開
Hongjie Xu, Jun Shiomi, Tohru Ishihara and Hidetoshi Onodera Hongjie Xu, Jun Shiomi, Tohru Ishihara and Hidetoshi Onodera Maximizing Energy Efficiency of On-Chip Caches Exploiting Hybrid Memory Structure Maximizing Energy Efficiency of On-Chip Caches Exploiting Hybrid Memory Structure Maximizing Energy Efficiency of On-Chip Caches Exploiting Hybrid Memory Structure International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), 237-242 International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), 237-242 International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS), 237-242 2018/07 英語 研究論文(国際会議プロシーディングス) 公開
Jun Shiomi, Shu Hokimoto, Tohru Ishihara, and Hidetoshi Onodera Jun Shiomi, Shu Hokimoto, Tohru Ishihara, and Hidetoshi Onodera Jun Shiomi, Shu Hokimoto, Tohru Ishihara, and Hidetoshi Onodera Minimum Energy Point Tracking with All-Digital On-Chip Sensors Minimum Energy Point Tracking with All-Digital On-Chip Sensors Minimum Energy Point Tracking with All-Digital On-Chip Sensors ASP Journal of Low Power Electronics , vol 14, no 2 ASP Journal of Low Power Electronics , vol 14, no 2 ASP Journal of Low Power Electronics, vol 14, no 2 2018/06 英語 研究論文(学術雑誌) 公開
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Hongjie Xu, Jun Shiomi, Tohru Ishihara and Hidetoshi Onodera Hongjie Xu, Jun Shiomi, Tohru Ishihara and Hidetoshi Onodera Hongjie Xu, Jun Shiomi, Tohru Ishihara and Hidetoshi Onodera A Hybrid Caching System Using SRAM and Standard-Cell Memory for Energy-Efficient Near-Threshold Circuits A Hybrid Caching System Using SRAM and Standard-Cell Memory for Energy-Efficient Near-Threshold Circuits A Hybrid Caching System Using SRAM and Standard-Cell Memory for Energy-Efficient Near-Threshold Circuits Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 56-61 Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 56-61 Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 56-61 2018/03 英語 研究論文(国際会議プロシーディングス) 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Individual Voltage Scaling in Logic and Memory Circuits towards Runtime Energy Optimization in Processors Individual Voltage Scaling in Logic and Memory Circuits towards Runtime Energy Optimization in Processors Individual Voltage Scaling in Logic and Memory Circuits towards Runtime Energy Optimization in Processors International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp. 45-50 International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp. 45-50 International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), pp. 45 - 50 2018/03 英語 研究論文(国際会議プロシーディングス) 公開
Shu Hokimoto, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Shu Hokimoto, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Shu Hokimoto, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera All-Digital On-Chip Heterogeneous Sensors for Tracking the Minimum Energy Point of Processors All-Digital On-Chip Heterogeneous Sensors for Tracking the Minimum Energy Point of Processors All-Digital On-Chip Heterogeneous Sensors for Tracking the Minimum Energy Point of Processors International Conference on Microelectronic Test Structures (ICMTS), pp. 128-133 International Conference on Microelectronic Test Structures (ICMTS), pp. 128-133 International Conference on Microelectronic Test Structures (ICMTS), pp. 128-133 2018/03 英語 研究論文(国際会議プロシーディングス) 公開
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Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Necessary and Sufficient Condition of Supply and Threshold Voltages in CMOS Circuits for Minimum Energy Point Operation A Necessary and Sufficient Condition of Supply and Threshold Voltages in CMOS Circuits for Minimum Energy Point Operation A Necessary and Sufficient Condition of Supply and Threshold Voltages in CMOS Circuits for Minimum Energy Point Operation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol E100-A, no 12, pp. 2764-2775 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol E100-A, no 12, pp. 2764-2775 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol E100-A, no 12, pp. 2764-2775 2017/12 英語 研究論文(学術雑誌) 公開
Hong-Yan Su, Shinichi Nishizawa, Yan-Shiun Wu, Jun Shiomi, Yih-Lang Li, and Hidetoshi Onodera Hong-Yan Su, Shinichi Nishizawa, Yan-Shiun Wu, Jun Shiomi, Yih-Lang Li, and Hidetoshi Onodera Hong-Yan Su, Shinichi Nishizawa, Yan-Shiun Wu, Jun Shiomi, Yih-Lang Li, and Hidetoshi Onodera Pin Accessibility Evaluating Model for Improving Routability of VLSI Designs Pin Accessibility Evaluating Model for Improving Routability of VLSI Designs Pin Accessibility Evaluating Model for Improving Routability of VLSI Designs IEEE International SoC Conference (SOCC), pp. 56-61 IEEE International SoC Conference (SOCC), pp. 56-61 IEEE International SoC Conference (SOCC), pp. 56-61 2017/09 英語 研究論文(国際会議プロシーディングス) 公開
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保木本 修,塩見 準,石原 亨,小野寺 秀俊 保木本 修,塩見 準,石原 亨,小野寺 秀俊 最小エネルギー動作点追跡アルゴリズムの実チップ評価 最小エネルギー動作点追跡アルゴリズムの実チップ評価 DAシンポジウム2017, pp. 145 - 150, 2017/08 DAシンポジウム2017, pp. 145 - 150, 2017/08 2017/08 日本語 研究論文(研究会、シンポジウム資料等) 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Area-Efficient Fully Digital Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing Area-Efficient Fully Digital Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing Area-Efficient Fully Digital Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing Integration, the VLSI Journal, Elsevier Integration, the VLSI Journal, Elsevier Integration, the VLSI Journal, Elsevier 2017/07 英語 研究論文(学術雑誌) 公開
塩見準,石原亨,小野寺秀俊 塩見準,石原亨,小野寺秀俊 ロジック部およびメモリ部の独立電圧制御によるプロセッサの消費エネルギー最小化 ロジック部およびメモリ部の独立電圧制御によるプロセッサの消費エネルギー最小化 組込み技術とネットワークに関するワークショップ ETNET2017 組込み技術とネットワークに関するワークショップ ETNET2017 2017/03 日本語 研究論文(研究会、シンポジウム資料等) 公開
Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Analytical Stability Modeling for CMOS Latches in Low Voltage Operation Analytical Stability Modeling for CMOS Latches in Low Voltage Operation Analytical Stability Modeling for CMOS Latches in Low Voltage Operation IEICE Transactions on Fundamentals, vol E99-A , no 12, pp. 2463-2472 IEICE Transactions on Fundamentals, vol E99-A , no 12, pp. 2463-2472 IEICE Transactions on Fundamentals, vol E99-A , no 12, pp. 2463-2472 2016/12 英語 研究論文(学術雑誌) 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Processor Architecture Integrating Voltage Scalable On-Chip Memories for Individual Tracking of Minimum Energy Points in Logic and Memory A Processor Architecture Integrating Voltage Scalable On-Chip Memories for Individual Tracking of Minimum Energy Points in Logic and Memory A Processor Architecture Integrating Voltage Scalable On-Chip Memories for Individual Tracking of Minimum Energy Points in Logic and Memory Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 36-41 Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 36-41 Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 36-41 2016/10 英語 研究論文(国際会議プロシーディングス) 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Fully Digital On-Chip Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing Fully Digital On-Chip Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing Fully Digital On-Chip Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) International Workshop on Power and Timing Modeling, Optimization and Simulation (PATMOS) 2016/09 英語 研究論文(国際会議プロシーディングス) 公開
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Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Variability- and Correlation-Aware Logical Effort for Near-Threshold Circuit Design Variability- and Correlation-Aware Logical Effort for Near-Threshold Circuit Design Variability- and Correlation-Aware Logical Effort for Near-Threshold Circuit Design International Symposium on Quality Electronic Design (ISQED), pp. 18-23 International Symposium on Quality Electronic Design (ISQED), pp. 18-23 International Symposium on Quality Electronic Design (ISQED), pp. 18-23 2016/03 英語 研究論文(国際会議プロシーディングス) 公開
竹下俊宏, 塩見準, 石原亨, 小野寺秀俊 竹下俊宏, 塩見準, 石原亨, 小野寺秀俊 CMOS LSIにおけるエネルギー最小点追跡のための電源電圧としきい値電圧の動的調節指針 CMOS LSIにおけるエネルギー最小点追跡のための電源電圧としきい値電圧の動的調節指針 組込み技術とネットワークに関するワークショップ ETNET2016 組込み技術とネットワークに関するワークショップ ETNET2016 2016/03 日本語 研究論文(研究会、シンポジウム資料等) 公開
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Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 691-696 Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 691-696 Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 691-696 2016/01 英語 研究論文(国際会議プロシーディングス) 公開
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Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol E98-A, no 7, pp. 1455-1466 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol E98-A, no 7, pp. 1455-1466 IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol E98-A, no 7, pp. 1455-1466 2015/07 英語 研究論文(学術雑誌) 公開
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Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera An Energy-Efficient On-Chip Memory Structure for Variability-Aware Near-Threshold Operation An Energy-Efficient On-Chip Memory Structure for Variability-Aware Near-Threshold Operation An Energy-Efficient On-Chip Memory Structure for Variability-Aware Near-Threshold Operation International Symposium on Quality Electronic Design (ISQED), pp. 23-28 International Symposium on Quality Electronic Design (ISQED), pp. 23-28 International Symposium on Quality Electronic Design (ISQED), pp. 23-28 2015/03 英語 研究論文(国際会議プロシーディングス) 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Microarchitectural-Level Statistical Timing Models for Near-Threshold Circuit Design Microarchitectural-Level Statistical Timing Models for Near-Threshold Circuit Design Microarchitectural-Level Statistical Timing Models for Near-Threshold Circuit Design Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 87-93 Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 87-93 Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 87-93 2015/01 英語 研究論文(国際会議プロシーディングス) 公開
A.K.M. Mahfuzul Islam, J. Shiomi, T. Ishihara, H. Onodera A.K.M. Mahfuzul Islam, J. Shiomi, T. Ishihara, H. Onodera A.K.M. Mahfuzul Islam, J. Shiomi, T. Ishihara, H. Onodera Wide-supply-range all-digital leakage variation sensor for on-chip process and temperature monitoring Wide-supply-range all-digital leakage variation sensor for on-chip process and temperature monitoring Wide-supply-range all-digital leakage variation sensor for on-chip process and temperature monitoring IEEE Asian Solid-State Circuits Conference (A-SSCC), pp. 45-48 IEEE Asian Solid-State Circuits Conference (A-SSCC), pp. 45-48 IEEE Asian Solid-State Circuits Conference (A-SSCC), pp. 45-48 2014/11 英語 研究論文(国際会議プロシーディングス) 公開
塩見準,石原亨,小野寺秀俊 塩見準,石原亨,小野寺秀俊 ニアスレッショルド電圧動作に適した単一電源で動作する高歩留まりオン チップメモリの設計 ニアスレッショルド電圧動作に適した単一電源で動作する高歩留まりオン チップメモリの設計 情報処理学会DAシンポジウム2014論文集, pp. 103-108, 2014/08 情報処理学会DAシンポジウム2014論文集, pp. 103-108, 2014/08 2014/08 日本語 研究論文(研究会、シンポジウム資料等) 公開

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著者 著者(日本語) 著者(英語) タイトル タイトル(日本語) タイトル(英語) 書誌情報等 書誌情報等(日本語) 書誌情報等(英語) 出版年月 査読の有無 記述言語 掲載種別 公開
Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Process-Scheduler-Based Approach to Minimum Energy Point Tracking A Process-Scheduler-Based Approach to Minimum Energy Point Tracking A Process-Scheduler-Based Approach to Minimum Energy Point Tracking DA Symposium 2019 (poster) DA Symposium 2019 (poster) DA Symposium 2019 (poster) 2019/08 英語 公開
塩見 準 塩見 準 第二回ポストムーアを考える座談会 〜「光」コンピューティングは「キラリ」と輝けるか?〜 第二回ポストムーアを考える座談会 〜「光」コンピューティングは「キラリ」と輝けるか?〜 第228回 システム・アーキテクチャ研究発表会 (HotSPA2019) 第228回 システム・アーキテクチャ研究発表会 (HotSPA2019) 2019/06 その他記事 公開
塩見 準, 石原 亨, 小野寺 秀俊 塩見 準, 石原 亨, 小野寺 秀俊 IoT向け超省エネルギープロセッサのための完全ディジタル型メモリ IoT向け超省エネルギープロセッサのための完全ディジタル型メモリ LSIとシステムのワークショップ2017 (poster) LSIとシステムのワークショップ2017 (poster) 2017/05 日本語 公開
Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera Low-Power IoT Processor Integrating Voltage-Scalable Fully Digital Memories Low-Power IoT Processor Integrating Voltage-Scalable Fully Digital Memories Low-Power IoT Processor Integrating Voltage-Scalable Fully Digital Memories IoT Ten-Cent System-on-Chip Challenge at Design, Automation and Test in Europe (DATE) 2017 (poster) IoT Ten-Cent System-on-Chip Challenge at Design, Automation and Test in Europe (DATE) 2017 (poster) IoT Ten-Cent System-on-Chip Challenge at Design, Automation and Test in Europe (DATE) 2017 (poster) 2017/03 英語 公開
Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera A Voltage-Scalable Fully Digital On-Chip Memory for Ultra-Low-Power IoT Processors A Voltage-Scalable Fully Digital On-Chip Memory for Ultra-Low-Power IoT Processors A Voltage-Scalable Fully Digital On-Chip Memory for Ultra-Low-Power IoT Processors University Booth at Design, Automation and Test in Europe (DATE) 2017 (poster) University Booth at Design, Automation and Test in Europe (DATE) 2017 (poster) University Booth at Design, Automation and Test in Europe (DATE) 2017 (poster) 2017/03 英語 公開
塩見 準, 小野寺 秀俊 塩見 準, 小野寺 秀俊 ロジック部とメモリ部で独立して電圧制御可能なエネルギー最小点追跡プロセッサ ロジック部とメモリ部で独立して電圧制御可能なエネルギー最小点追跡プロセッサ IEEE SSCS Japan Chapter VDEC Design Award IEEE SSCS Japan Chapter VDEC Design Award 2016/08 日本語 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Slew- and Variability-Aware Logical Effort for Near-Threshold Circuit Design Slew- and Variability-Aware Logical Effort for Near-Threshold Circuit Design Slew- and Variability-Aware Logical Effort for Near-Threshold Circuit Design International Workshop on Variability Modeling and Characterization (VMC) International Workshop on Variability Modeling and Characterization (VMC) International Workshop on Variability Modeling and Characterization (VMC) 2015/11 英語 公開
Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera A Lognormal Timing Model and Design Guidelines for Near-Threshold Circuits A Lognormal Timing Model and Design Guidelines for Near-Threshold Circuits A Lognormal Timing Model and Design Guidelines for Near-Threshold Circuits International Workshop on Variability Modeling and Characterization (VMC) International Workshop on Variability Modeling and Characterization (VMC) International Workshop on Variability Modeling and Characterization (VMC) 2014/11 英語 公開
タイトル言語:
講演・口頭発表等
タイトル タイトル(日本語) タイトル(英語) 会議名 会議名(日本語) 会議名(英語) 主催者 主催者(日本語) 主催者(英語) 開催年月日 記述言語 会議種別 公開
最小のエネルギーで計算する電圧スケーラブルプロセッサ[招待あり] 最小のエネルギーで計算する電圧スケーラブルプロセッサ [招待あり] 情報処理学会 第81回全国大会 IPSJ-ONE 情報処理学会 第81回全国大会 IPSJ-ONE 2019/03/16 日本語 公開
Integrated Optical Neural Networks Exploiting Light Speed Approximate Parallel Multipliers[招待あり] Integrated Optical Neural Networks Exploiting Light Speed Approximate Parallel Multipliers [招待あり] Integrated Optical Neural Networks Exploiting Light Speed Approximate Parallel Multipliers [招待あり] International Workshop on Optical/Photonic Interconnects (OPTICS) International Workshop on Optical/Photonic Interconnects (OPTICS) International Workshop on Optical/Photonic Interconnects (OPTICS) 2019/03 英語 公開
A Light Speed Optical Approximate Parallel Multiplier and Its Applications[招待あり] A Light Speed Optical Approximate Parallel Multiplier and Its Applications [招待あり] A Light Speed Optical Approximate Parallel Multiplier and Its Applications [招待あり] PHOTONICS: Photonics-Optics Technology Oriented Networking, Information, and Computing Systems PHOTONICS: Photonics-Optics Technology Oriented Networking, Information, and Computing Systems PHOTONICS: Photonics-Optics Technology Oriented Networking, Information, and Computing Systems 2018/10/21 英語 口頭発表(招待・特別) 公開
A Light Speed Integrated Optical Parallel Multiplier Exploiting Approximate Binary Logarithms with Deterministic Errors[招待あり] A Light Speed Integrated Optical Parallel Multiplier Exploiting Approximate Binary Logarithms with Deterministic Errors [招待あり] A Light Speed Integrated Optical Parallel Multiplier Exploiting Approximate Binary Logarithms with Deterministic Errors [招待あり] International Workshop on Optical/Photonic Interconnects (OPTICS) International Workshop on Optical/Photonic Interconnects (OPTICS) International Workshop on Optical/Photonic Interconnects (OPTICS) 2018/03 英語 公開
タイトル言語:
学術賞等
賞の名称(日本語) 賞の名称(英語) 授与組織名(日本語) 授与組織名(英語) 年月
優秀論文賞 情報処理学会システムLSI設計技術研究会 IPSJ SIG SLDM 2019/08/28
優秀論文賞 情報処理学会システムLSI設計技術研究会 IPSJ SIG SLDM 2018/08/29
DAシンポジウム2017優秀発表学生賞 情報処理学会システムLSI設計技術研究会 2018/08/29
論文賞 Best Paper Award 電子情報通信学会 IEICE 2018/06/07
最優秀発表学生賞 情報処理学会システムLSI設計技術研究会 2017/08/30
コンピュータサイエンス領域奨励賞 IPSJ Computer Science Research Award for Young Scientists 情報処理学会 IPSJ 2017/07/31
IEEE CEDA All Japan Joint Chapter Academic Research Award IEEE CEDA All Japan Joint Chapter Academic Research Award IEEE CEDA IEEE CEDA 2017/08/30
LSIとシステムのワークショップ最優秀ポスター賞(学生部門) 電子情報通信学会 2017/05/16
DAシンポジウム2016優秀発表学生賞 情報処理学会システムLSI設計技術研究会 2017/08/30
DAシンポジウム2016最優秀ポスター発表賞 DAシンポジウム実行委員会
IEEE SSCS Japan Chapter VDEC Design Award IEEE SSCS Japan Chapter VDEC Design Award IEEE IEEE 2016/08/25
山下記念研究賞 IPSJ Yamashita SIG Research Award 情報処理学会 IPSJ 2017/03/16
学生研究奨励賞 IEEE Kansai Section Student Paper Award IEEE IEEE 2016/02/02
DAシンポジウム2015優秀発表学生賞 情報処理学会システムLSI設計技術研究会 2016/09/14
VLD Excellent Student Author Award for ASP-DAC 2015 VLD Excellent Student Author Award for ASP-DAC 2015 電子情報通信学会 IEICE 2015/03/03
DAシンポジウム2014優秀発表学生賞 情報処理学会システムLSI設計技術研究会 2015/08/26

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外部資金:競争的資金・科学研究費補助金
種別 代表/分担 テーマ(日本語) テーマ(英語) 期間
基盤研究(A) 分担 自律的に最小エネルギー動作を実現する集積回路設計技術 LSI Design Method for Minimum Energy Operation 2016/04/01〜2020/03/31
研究活動スタート支援 代表 最小のエネルギーでプロセッサを稼働させるリアルタイム電圧制御システムの構築 Development of a Real-Time Voltage Scaling System Enabling Minimum Energy Point Operation of Processors 2018/08/24〜2020/03/31
特別研究員奨励費 代表 高ディペンダビリティと高エネルギー効率を両立するコンピューティング基盤の構築 2016/04/22〜2019/03/31
研究活動スタート支援 代表 最小のエネルギーでプロセッサを稼働させるリアルタイム電圧制御システムの構築 (平成30年度分) 2018/04/01〜2019/03/31
部局運営(役職等)
役職名 期間
図書WG委員 2019/04/01〜2020/03/31
学会活動:査読委員歴
学会名(日本語) 学会名(英語) ジャーナル名(日本語) ジャーナル名(英語) 期間
第24回アジア南太平洋設計自動化会議 (ASP-DAC 2019) 24th Asia and South Pacific Design Automation Conference (ASP-DAC 2019) 2018〜
その他活動:その他
活動名 内容 期間
第13回ICTイノベーション 実行委員 2018〜2019
Counselor, IEEE Student Branch at Kyoto University 2018/04/01〜
VLSI Design and Education Center (VDEC) 協力教員 2018/04/01〜
IEEE Kansai Section Student Activities Committee (SAC) Member 2018/04/01〜
IEEE Kansai Section Young Professional Affinity Group (YP) Member 2019〜
第14回ICTイノベーション 実行委員 2019〜2020