高木 一義

Last Update: 2017/11/22 12:57:13

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Name(Kanji/Kana/Abecedarium Latinum)
高木 一義/タカギ カズヨシ/Kazuyoshi Takagi
Primary department(Org1/Job title)
Graduate Schools Informatics/Associate Professor
Faculty
Org1 Job title
工学部
Contact address
Type Address(Japanese) Address(English)
Office 606-8501 京都市左京区吉田本町36-1 京都大学大学院情報学研究科 通信情報システム専攻 Department of Communications and Computer Engineering, Kyoto University 36-1 Yoshida-Honmachi, Sakyo-ku, Kyoto 606-8501, Japan
Affiliated academic organization(s) (Japanese)
Organization name(Japanese) Organization name(English)
電子情報通信学会 The Insititute of Electronics, Information and Communication Engineers
情報処理学会 Information Processing Society of Japan
Affiliated academic organization(s) (overseas)
Organization name Country
IEEE
Academic degree
Field(Japanese) Field(English) University(Japanese) University(English) Method
修士(工学) 京都大学
博士(工学) 京都大学
Graduate school
University(Japanese) University(English) Faculty(Japanese) Faculty(English) Major(Japanese) Major(English) Degree
京都大学 大学院工学研究科情報工学専攻博士後期課程 退学
京都大学 大学院工学研究科情報工学専攻修士課程 修了
University
University(Japanese) University(English) Faculty(Japanese) Faculty(English) Major(s)(Japanese) Major(s)(English) Degree
京都大学 工学部情報工学科 卒業
Personal Profile
(Japanese)
1999年博士(工学)。 奈良先端科学技術大学院大学、名古屋大学を経て、2011年より京都大学大学 院情報学研究科准教授。 システムLSI設計、設計支援に関する研究に従事。 論理回路設計のためのデータ構造とアルゴリズム、および、演算回路設計に関する研究を行ってきた。 近年は、超電導単一磁束量子デバイス向けの論理回路設計手法の開発を行っている。 電子情報通信学会、情報処理学会、IEEE各会員。
(English)
He received Dr. of Engineering degree in 1999. He had been a faculty member at Nara institute of science and technology and Nagoya university, and since 2011 he has been an Associate Professor at graduate school of informatics, Kyoto University. His research area has been focused on system LSI design and computer-aided design methodologies. His research results include data structures and algorithms for logic circuit design, and designs of arithmetic circuits. Recently he is working on developing logic design methodologies for superconducting single-flux-quantum device. He is a member of the IEICE, IPSJ and IEEE.
Research Topics
(Japanese)
論理回路設計、システムLSI設計、算術演算回路
(English)
Logic Circuit Design, System LSI Design, Arithmetic Circuits
Fields of research (key words)
Key words(Japanese) Key words(English)
論理回路設計 Logic Circuit Design
システムLSI設計 System LSI Design
算術演算回路 Arithmetic Circuits
Fields of research (kaken code)
Kaken code
Computer system network
Published Papers
Author Author(Japanese) Author(English) Title Title(Japanese) Title(English) Bibliography Publication date Refereed paper Language Publishing type Disclose
A. Fujimaki, R. Sato, Y. Hatanaka, Y. Matsui, K. Takagi, N. Takagi, M. Tanaka A. Fujimaki, R. Sato, Y. Hatanaka, Y. Matsui, K. Takagi, N. Takagi, M. Tanaka A. Fujimaki, R. Sato, Y. Hatanaka, Y. Matsui, K. Takagi, N. Takagi, M. Tanaka Execution of stored programs in a Single-Flux-Quantum microprocessor with embedded memories at 50 GHz Execution of stored programs in a Single-Flux-Quantum microprocessor with embedded memories at 50 GHz Execution of stored programs in a Single-Flux-Quantum microprocessor with embedded memories at 50 GHz Execution of stored programs in a Single-Flux-Quantum microprocessor with embedded memories at 50 GHz,'' {\it 13th European Conference on Applied Superconductivity (EUCAS 2017),2EO1-01 2017/09 Refereed English Research paper(international conference proceedings) Disclose to all
N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi A fast wire-routing method and an automatic layout tool for RSFQ digital circuits considering wire-length matching A fast wire-routing method and an automatic layout tool for RSFQ digital circuits considering wire-length matching A fast wire-routing method and an automatic layout tool for RSFQ digital circuits considering wire-length matching 13th European Conference on Applied Superconductivity (EUCAS 2017),1Ep1-03 2017/09 Refereed English Research paper(international conference proceedings) Disclose to all
Ryo Sato, Yuki Hatanaka, Yuki Ando, Masamitsu Tanaka, Akira Fujimaki, Kazuyoshi Takagi, Naofumi Takagi Ryo Sato, Yuki Hatanaka, Yuki Ando, Masamitsu Tanaka, Akira Fujimaki, Kazuyoshi Takagi, Naofumi Takagi Ryo Sato, Yuki Hatanaka, Yuki Ando, Masamitsu Tanaka, Akira Fujimaki, Kazuyoshi Takagi, Naofumi Takagi High-Speed Operation of Random-Access-Memory-Embedded Microprocessor with Minimal Instruction Set Architecture Based on Rapid Single-Flux-Quantum Logic High-Speed Operation of Random-Access-Memory-Embedded Microprocessor with Minimal Instruction Set Architecture Based on Rapid Single-Flux-Quantum Logic High-Speed Operation of Random-Access-Memory-Embedded Microprocessor with Minimal Instruction Set Architecture Based on Rapid Single-Flux-Quantum Logic IEEE Transactions on Applied Superconductivity,27 2017/06 Refereed English Research paper(scientific journal) Disclose to all
Tang Guang-Ming, Takagi Kazuyoshi, Takagi Naofumi Tang Guang-Ming, Takagi Kazuyoshi, Takagi Naofumi Tang Guang-Ming, Takagi Kazuyoshi, Takagi Naofumi 32 x 32-Bit 4-Bit Bit-Slice Integer Multiplier for RSFQ Microprocessors 32 x 32-Bit 4-Bit Bit-Slice Integer Multiplier for RSFQ Microprocessors 32 x 32-Bit 4-Bit Bit-Slice Integer Multiplier for RSFQ Microprocessors IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY,27,3 2017/04 Refereed English Research paper(international conference proceedings) Disclose to all
M. Ohata, K. Takagi, N. Takagi M. Ohata, K. Takagi, N. Takagi M. Ohata, K. Takagi, N. Takagi Logic design of a pattern matching circuit based on systolic architecture using Single-Flux-Quantum circuits Logic design of a pattern matching circuit based on systolic architecture using Single-Flux-Quantum circuits Logic design of a pattern matching circuit based on systolic architecture using Single-Flux-Quantum circuits Applied Superconductivity Conference (ASC 2016),3EPo1B-07 2016/09 Refereed English Research paper(international conference proceedings) Disclose to all
R. Sato, Y. Hatanaka, Y. Ando, M. Tanaka, A. Fujimaki, K. Takagi, N. Takagi R. Sato, Y. Hatanaka, Y. Ando, M. Tanaka, A. Fujimaki, K. Takagi, N. Takagi R. Sato, Y. Hatanaka, Y. Ando, M. Tanaka, A. Fujimaki, K. Takagi, N. Takagi High-speed operation of Random-Access-Memory-embedded microprocessors based on Rapid Single-Flux-Quantum logic High-speed operation of Random-Access-Memory-embedded microprocessors based on Rapid Single-Flux-Quantum logic High-speed operation of Random-Access-Memory-embedded microprocessors based on Rapid Single-Flux-Quantum logic Applied Superconductivity Conference (ASC 2016),4EOr2B-01 2016/09 Refereed English Research paper(international conference proceedings) Disclose to all
G. Tang, Y. Ohmomo, K. Takagi, N. Takagi G. Tang, Y. Ohmomo, K. Takagi, N. Takagi G. Tang, Y. Ohmomo, K. Takagi, N. Takagi Conceptual design of a 4-bit bit-slice 32-bit RSFQ microprocessor Conceptual design of a 4-bit bit-slice 32-bit RSFQ microprocessor Conceptual design of a 4-bit bit-slice 32-bit RSFQ microprocessor Applied Superconductivity Conference (ASC 2016),4EOr2B-03 2016/09 Refereed English Research paper(international conference proceedings) Disclose to all
Ando Yuki, Sato Ryo, Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira Ando Yuki, Sato Ryo, Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira Ando Yuki, Sato Ryo, Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira Design and Demonstration of an 8-bit Bit-Serial RSFQ Microprocessor: CORE e4 Design and Demonstration of an 8-bit Bit-Serial RSFQ Microprocessor: CORE e4 Design and Demonstration of an 8-bit Bit-Serial RSFQ Microprocessor: CORE e4 IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY,26,5 2016/08 Refereed English Research paper(scientific journal) Disclose to all
Nobutaka Kito, Kazuyoshi Takagi, Naofumi Takagi Nobutaka Kito, Kazuyoshi Takagi, Naofumi Takagi Nobutaka Kito, Kazuyoshi Takagi, Naofumi Takagi Automatic wire-routing of SFQ digital circuits considering wire-length matching Automatic wire-routing of SFQ digital circuits considering wire-length matching Automatic wire-routing of SFQ digital circuits considering wire-length matching IEEE Transactions on Applied Superconductivity,26,3 2016/01 Refereed English Research paper(scientific journal) Disclose to all
Guang-Ming Tang,Kazuyoshi Takagi,Naofumi Takagi Guang-Ming Tang,Kazuyoshi Takagi,Naofumi Takagi Guang-Ming Tang,Kazuyoshi Takagi,Naofumi Takagi RSFQ 4-bit Bit-Slice Integer Multiplier. RSFQ 4-bit Bit-Slice Integer Multiplier. RSFQ 4-bit Bit-Slice Integer Multiplier. IEICE Transactions,99-C,6,697-702 2016 Refereed Disclose to all
Masamitsu Tanaka,Kazuyoshi Takagi,Naofumi Takagi Masamitsu Tanaka,Kazuyoshi Takagi,Naofumi Takagi Masamitsu Tanaka,Kazuyoshi Takagi,Naofumi Takagi High-Throughput Rapid Single-Flux-Quantum Circuit Implementations for Exponential and Logarithm Computation Using the Radix-2 Signed-Digit Representation. High-Throughput Rapid Single-Flux-Quantum Circuit Implementations for Exponential and Logarithm Computation Using the Radix-2 Signed-Digit Representation. High-Throughput Rapid Single-Flux-Quantum Circuit Implementations for Exponential and Logarithm Computation Using the Radix-2 Signed-Digit Representation. IEICE Transactions,99-C,6,703-709 2016 Refereed English Research paper(scientific journal) Disclose to all
Hideki Takase,Kazumi Aono,Yutaka Matsubara,Kazuyoshi Takagi,Naofumi Takagi Hideki Takase,Kazumi Aono,Yutaka Matsubara,Kazuyoshi Takagi,Naofumi Takagi Hideki Takase,Kazumi Aono,Yutaka Matsubara,Kazuyoshi Takagi,Naofumi Takagi An evaluation framework of OS-level power managements for the big.LITTLE architecture. An evaluation framework of OS-level power managements for the big.LITTLE architecture. An evaluation framework of OS-level power managements for the big.LITTLE architecture. 14th IEEE International New Circuits and Systems Conference, NEWCAS 2016, Vancouver, BC, Canada, June 26-29, 2016,1-4 2016 Refereed English Research paper(international conference proceedings) Disclose to all
Guang-Ming Tang, Kazuyoshi Takagi, Naofumi Takagi Guang-Ming Tang, Kazuyoshi Takagi, Naofumi Takagi Guang-Ming Tang, Kazuyoshi Takagi, Naofumi Takagi 4-bit bit-slice arithmetic logic unit for 32-bit RSFQ microprocessors 4-bit bit-slice arithmetic logic unit for 32-bit RSFQ microprocessors 4-bit bit-slice arithmetic logic unit for 32-bit RSFQ microprocessors IEEE Transactions on Applied Superconductivity,26,1 2015/09 Refereed English Research paper(scientific journal) Disclose to all
N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi Automatic wire-routing of SFQ digital circuits considering wire-length matching Automatic wire-routing of SFQ digital circuits considering wire-length matching Automatic wire-routing of SFQ digital circuits considering wire-length matching 12th European Conference on Applied Superconductivity (EUCAS 2015),2M-E-01 2015/09 Refereed English Research paper(international conference proceedings) Disclose to all
Takuya Hatayama,Hideki Takase,Kazuyoshi Takagi,Naofumi Takagi Takuya Hatayama,Hideki Takase,Kazuyoshi Takagi,Naofumi Takagi Takuya Hatayama,Hideki Takase,Kazuyoshi Takagi,Naofumi Takagi An Allocation Optimization Method for Partially-reliable Scratch-pad Memory in Embedded Systems. An Allocation Optimization Method for Partially-reliable Scratch-pad Memory in Embedded Systems. An Allocation Optimization Method for Partially-reliable Scratch-pad Memory in Embedded Systems. IPSJ T. on System LSI Design Methodology,8,100-104 2015/08 Refereed English Research paper(scientific journal) Disclose to all
G. Tang, K. Takagi, N. Takagi G. Tang, K. Takagi, N. Takagi G. Tang, K. Takagi, N. Takagi A 4-bit bit-slice multiplier for a 32-bit RSFQ microprocessor A 4-bit bit-slice multiplier for a 32-bit RSFQ microprocessor A 4-bit bit-slice multiplier for a 32-bit RSFQ microprocessor 15th International Superconductive Electronics Conference (ISEC 2015),DS-P05 2015/07 Refereed English Research paper(international conference proceedings) Disclose to all
T. Kawaguchi, M. Tanaka, K. Takagi, N. Takagi T. Kawaguchi, M. Tanaka, K. Takagi, N. Takagi T. Kawaguchi, M. Tanaka, K. Takagi, N. Takagi `Demonstration of an 8-bit SFQ carry look-ahead adder using clockless logic cells `Demonstration of an 8-bit SFQ carry look-ahead adder using clockless logic cells `Demonstration of an 8-bit SFQ carry look-ahead adder using clockless logic cells Demonstration of an 8-bit SFQ carry look-ahead adder using clockless logic cells,DS-P01-INV 2015/07 Refereed English Research paper(international conference proceedings) Disclose to all
M. Tanaka, K. Takata, R. Sato, A. Fujimaki, T. Kawaguchi, Y. Ando, K. Takagi, N. Takagi, N. Yoshikawa M. Tanaka, K. Takata, R. Sato, A. Fujimaki, T. Kawaguchi, Y. Ando, K. Takagi, N. Takagi, N. Yoshikawa M. Tanaka, K. Takata, R. Sato, A. Fujimaki, T. Kawaguchi, Y. Ando, K. Takagi, N. Takagi, N. Yoshikawa Development of bit-serial RSFQ microprocessors integrated with shift-register-based random access memories Development of bit-serial RSFQ microprocessors integrated with shift-register-based random access memories Development of bit-serial RSFQ microprocessors integrated with shift-register-based random access memories 15th International Superconductive Electronics Conference (ISEC 2015),DS-O01-INV 2015/07 Refereed English Research paper(international conference proceedings) Disclose to all
R. Sato, K. Takata, M. Tanaka, A. Fujimaki, N. Takagi, K. Takagi R. Sato, K. Takata, M. Tanaka, A. Fujimaki, N. Takagi, K. Takagi R. Sato, K. Takata, M. Tanaka, A. Fujimaki, N. Takagi, K. Takagi Low-voltage bit-serial single-flux-quantum microprocessor for integrating memories Low-voltage bit-serial single-flux-quantum microprocessor for integrating memories Low-voltage bit-serial single-flux-quantum microprocessor for integrating memories 15th International Superconductive Electronics Conference (ISEC 2015),DS-P32 2015/07 Refereed English Research paper(international conference proceedings) Disclose to all
Y. Ando, R. Sato, M. Tanaka, K. Takagi, N. Takagi Y. Ando, R. Sato, M. Tanaka, K. Takagi, N. Takagi Y. Ando, R. Sato, M. Tanaka, K. Takagi, N. Takagi 80-GHz operation of an 8-bit RSFQ arithmetic logic unit 80-GHz operation of an 8-bit RSFQ arithmetic logic unit 80-GHz operation of an 8-bit RSFQ arithmetic logic unit 15th International Superconductive Electronics Conference (ISEC 2015),DS-P17 2015/07 Refereed English Research paper(international conference proceedings) Disclose to all
Peng Xizhu, Xu Qiuyun, Kato Faichi, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi, Hidaka Mutsuo Peng Xizhu, Xu Qiuyun, Kato Faichi, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi, Hidaka Mutsuo Peng Xizhu, Xu Qiuyun, Kato Faichi, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi, Hidaka Mutsuo High-Speed Demonstration of Bit-Serial Floating-Point Adders and Multipliers Using Single-Flux-Quantum Circuits High-Speed Demonstration of Bit-Serial Floating-Point Adders and Multipliers Using Single-Flux-Quantum Circuits High-Speed Demonstration of Bit-Serial Floating-Point Adders and Multipliers Using Single-Flux-Quantum Circuits IEEE TRANSACTIONS ON APPLIED SUPERCONDUCTIVITY,25,3 2015/06 Refereed English Research paper(scientific journal) Disclose to all
Takahiro Kawaguchi,Kazuyoshi Takagi,Naofumi Takagi Takahiro Kawaguchi,Kazuyoshi Takagi,Naofumi Takagi Takahiro Kawaguchi,Kazuyoshi Takagi,Naofumi Takagi A Verification Method for Single-Flux-Quantum Circuits Using Delay-Based Time Frame Model. A Verification Method for Single-Flux-Quantum Circuits Using Delay-Based Time Frame Model. A Verification Method for Single-Flux-Quantum Circuits Using Delay-Based Time Frame Model. IEICE Transactions,98-A,12,2556-2564 2015 Refereed English Research paper(scientific journal) Disclose to all
Akihiro Suda,Hideki Takase,Kazuyoshi Takagi,Naofumi Takagi Akihiro Suda,Hideki Takase,Kazuyoshi Takagi,Naofumi Takagi Akihiro Suda,Hideki Takase,Kazuyoshi Takagi,Naofumi Takagi Nested Loop Parallelization Using Polyhedral Optimization in High-Level Synthesis. Nested Loop Parallelization Using Polyhedral Optimization in High-Level Synthesis. Nested Loop Parallelization Using Polyhedral Optimization in High-Level Synthesis. IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,97-A,12,2498-2506 2014/12 Refereed English Research paper(scientific journal) Disclose to all
T. Hatayama, H. Takase, K. Takagi, N. Takagi T. Hatayama, H. Takase, K. Takagi, N. Takagi T. Hatayama, H. Takase, K. Takagi, N. Takagi An allocation optimization method for partially-reliable instruction scratch-pad memory in embedded systems An allocation optimization method for partially-reliable instruction scratch-pad memory in embedded systems An allocation optimization method for partially-reliable instruction scratch-pad memory in embedded systems Proc. 11th International SoC Design Conference,118-119 2014/11 Refereed English Research paper(international conference proceedings) Disclose to all
K. Aono, A. Iwata, H. Takase, K. Takagi, N. Takagi K. Aono, A. Iwata, H. Takase, K. Takagi, N. Takagi K. Aono, A. Iwata, H. Takase, K. Takagi, N. Takagi An operation scenario model for energy harvesting embedded systems and an algorithm to minimize the operation quality An operation scenario model for energy harvesting embedded systems and an algorithm to minimize the operation quality An operation scenario model for energy harvesting embedded systems and an algorithm to minimize the operation quality Proc. 2014 IEEE Intl Conf on High Performance Computing and Communications, 2014 IEEE 6th Intl Symp on Cyberspace Safety and Security, 2014 IEEE 11th Intl Conf on Embedded Software and Syst (HPCC,CSS,ICESS),554-557 2014/08 Refereed English Research paper(international conference proceedings) Disclose to all
Shuichi Nagasawa,Kenji Hinode,Tetsuro Satoh,Mutsuo Hidaka,Hiroyuki Akaike,Akira Fujimaki,Nobuyuki Yoshikawa,Kazuyoshi Takagi,Naofumi Takagi Shuichi Nagasawa,Kenji Hinode,Tetsuro Satoh,Mutsuo Hidaka,Hiroyuki Akaike,Akira Fujimaki,Nobuyuki Yoshikawa,Kazuyoshi Takagi,Naofumi Takagi Shuichi Nagasawa,Kenji Hinode,Tetsuro Satoh,Mutsuo Hidaka,Hiroyuki Akaike,Akira Fujimaki,Nobuyuki Yoshikawa,Kazuyoshi Takagi,Naofumi Takagi Nb 9-Layer Fabrication Process for Superconducting Large-Scale SFQ Circuits and Its Process Evaluation. Nb 9-Layer Fabrication Process for Superconducting Large-Scale SFQ Circuits and Its Process Evaluation. Nb 9-Layer Fabrication Process for Superconducting Large-Scale SFQ Circuits and Its Process Evaluation. IEICE Transactions on Electronics,97-C,3,132-140 2014/03 Refereed English Research paper(scientific journal) Disclose to all
Kazuyoshi Takagi,Nobutaka Kito,Naofumi Takagi Kazuyoshi Takagi,Nobutaka Kito,Naofumi Takagi Kazuyoshi Takagi,Nobutaka Kito,Naofumi Takagi Circuit Description and Design Flow of Superconducting SFQ Logic Circuits. Circuit Description and Design Flow of Superconducting SFQ Logic Circuits. Circuit Description and Design Flow of Superconducting SFQ Logic Circuits. IEICE Transactions on Electronics,97-C,3,149-156 2014/03 Refereed English Research paper(scientific journal) Disclose to all
Akira Fujimaki,Masamitsu Tanaka,Ryo Kasagi,Katsumi Takagi,Masakazu Okada,Yuhi Hayakawa,Kensuke Takata,Hiroyuki Akaike,Nobuyuki Yoshikawa,Shuichi Nagasawa,Kazuyoshi Takagi,Naofumi Takagi Akira Fujimaki,Masamitsu Tanaka,Ryo Kasagi,Katsumi Takagi,Masakazu Okada,Yuhi Hayakawa,Kensuke Takata,Hiroyuki Akaike,Nobuyuki Yoshikawa,Shuichi Nagasawa,Kazuyoshi Takagi,Naofumi Takagi Akira Fujimaki,Masamitsu Tanaka,Ryo Kasagi,Katsumi Takagi,Masakazu Okada,Yuhi Hayakawa,Kensuke Takata,Hiroyuki Akaike,Nobuyuki Yoshikawa,Shuichi Nagasawa,Kazuyoshi Takagi,Naofumi Takagi Large-Scale Integrated Circuit Design Based on a Nb Nine-Layer Structure for Reconfigurable Data-Path Processors. Large-Scale Integrated Circuit Design Based on a Nb Nine-Layer Structure for Reconfigurable Data-Path Processors. Large-Scale Integrated Circuit Design Based on a Nb Nine-Layer Structure for Reconfigurable Data-Path Processors. IEICE Transactions on Electronics,97-C,3,157-165 2014/03 Refereed English Research paper(scientific journal) Disclose to all
Xizhu Peng,Yuki Yamanashi,Nobuyuki Yoshikawa,Akira Fujimaki,Naofumi Takagi,Kazuyoshi Takagi,Mutsuo Hidaka Xizhu Peng,Yuki Yamanashi,Nobuyuki Yoshikawa,Akira Fujimaki,Naofumi Takagi,Kazuyoshi Takagi,Mutsuo Hidaka Xizhu Peng,Yuki Yamanashi,Nobuyuki Yoshikawa,Akira Fujimaki,Naofumi Takagi,Kazuyoshi Takagi,Mutsuo Hidaka Design and High-Speed Demonstration of Single-Flux-Quantum Bit-Serial Floating-Point Multipliers Using a 10kA/cm2 Nb Process. Design and High-Speed Demonstration of Single-Flux-Quantum Bit-Serial Floating-Point Multipliers Using a 10kA/cm2 Nb Process. Design and High-Speed Demonstration of Single-Flux-Quantum Bit-Serial Floating-Point Multipliers Using a 10kA/cm2 Nb Process. IEICE Transactions on Electronics,97-C,3,188-193 2014/03 Refereed English Research paper(scientific journal) Disclose to all
K. Kobayashi; N. Takagi; K. Takagi K. Kobayashi; N. Takagi; K. Takagi K. Kobayashi; N. Takagi; K. Takagi Fast inversion algorithm in GF(2^m) suitable for implementation with a polynomial multiply instruction on GF(2) Fast inversion algorithm in GF(2^m) suitable for implementation with a polynomial multiply instruction on GF(2) Fast inversion algorithm in GF(2^m) suitable for implementation with a polynomial multiply instruction on GF(2) IET Computers and Digital Techniques,6,3,180-185 2012/05 Refereed English Research paper(scientific journal) Disclose to all
Kazuhiro Nakamura,Ryo Shimazaki,Masatoshi Yamamoto,Kazuyoshi Takagi,Naofumi Takagi Kazuhiro Nakamura,Ryo Shimazaki,Masatoshi Yamamoto,Kazuyoshi Takagi,Naofumi Takagi Kazuhiro Nakamura,Ryo Shimazaki,Masatoshi Yamamoto,Kazuyoshi Takagi,Naofumi Takagi A VLSI Architecture with Multiple Fast Store-Based Block Parallel Processing for Output Probability and Likelihood Score Computations in HMM-Based Isolated Word Recognition. A VLSI Architecture with Multiple Fast Store-Based Block Parallel Processing for Output Probability and Likelihood Score Computations in HMM-Based Isolated Word Recognition. A VLSI Architecture with Multiple Fast Store-Based Block Parallel Processing for Output Probability and Likelihood Score Computations in HMM-Based Isolated Word Recognition. IEICE Transactions on Electronics,95-C,4,456-467 2012/04 Refereed English Research paper(scientific journal) Disclose to all
M. Tanaka; H. Akaike; A. Fujimaki; Y. Yamanashi; N. Yoshikawa; S. Nagasawa; K. Takagi; N. Takagi M. Tanaka; H. Akaike; A. Fujimaki; Y. Yamanashi; N. Yoshikawa; S. Nagasawa; K. Takagi; N. Takagi M. Tanaka; H. Akaike; A. Fujimaki; Y. Yamanashi; N. Yoshikawa; S. Nagasawa; K. Takagi; N. Takagi 100-GHz single-flux-quantum bit-serial adder based on 10-kA/cm<sup>2</sup> niobium process 100-GHz single-flux-quantum bit-serial adder based on 10-kA/cm<sup>2</sup> niobium process 100-GHz single-flux-quantum bit-serial adder based on 10-kA/cm<sup>2</sup> niobium process IEEE Transactions on Applied Superconductivity,21,3,792-796 2011/06 Refereed English Research paper(scientific journal) Disclose to all
T. Kainuma; Y. Shimamura; F. Miyaoka; Y. Yamanashi; N. Yoshikawa; A. Fujimaki; K. Takagi; N. Takagi; S. Nagasawa T. Kainuma; Y. Shimamura; F. Miyaoka; Y. Yamanashi; N. Yoshikawa; A. Fujimaki; K. Takagi; N. Takagi; S. Nagasawa T. Kainuma; Y. Shimamura; F. Miyaoka; Y. Yamanashi; N. Yoshikawa; A. Fujimaki; K. Takagi; N. Takagi; S. Nagasawa Design and implementation of component circuits of an SFQ half-precision floating-point adder using 10-kA/cm<sup>2</sup> Nb Process Design and implementation of component circuits of an SFQ half-precision floating-point adder using 10-kA/cm<sup>2</sup> Nb Process Design and implementation of component circuits of an SFQ half-precision floating-point adder using 10-kA/cm<sup>2</sup> Nb Process IEEE Transactions on Applied Superconductivity,21,3,827-830 2011/06 Refereed English Research paper(scientific journal) Disclose to all
Kazuyoshi Takagi,Yuki Ito,Shota Takeshima,Masamitsu Tanaka,Naofumi Takagi Kazuyoshi Takagi,Yuki Ito,Shota Takeshima,Masamitsu Tanaka,Naofumi Takagi Kazuyoshi Takagi,Yuki Ito,Shota Takeshima,Masamitsu Tanaka,Naofumi Takagi Layout-Driven Skewed Clock Tree Synthesis for Superconducting SFQ Circuits. Layout-Driven Skewed Clock Tree Synthesis for Superconducting SFQ Circuits. Layout-Driven Skewed Clock Tree Synthesis for Superconducting SFQ Circuits. IEICE Transactions on Electronics,94-C,3,288-295 2011/03 Refereed English Research paper(scientific journal) Disclose to all
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Koji Obata,Kazuyoshi Takagi,Naofumi Takagi Koji Obata,Kazuyoshi Takagi,Naofumi Takagi K. Obata; K. Takagi; N. Takagi A Clock Scheduling Algorithm for High-Throughput RSFQ Digital Circuits. A Clock Scheduling Algorithm for High-Throughput RSFQ Digital Circuits. A clock scheduling algorithm for high-throughput RSFQ digital circuits IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,91-A,12,3772-3782 2008 Refereed English Disclose to all
Koji Obata,Kazuyoshi Takagi,Naofumi Takagi Koji Obata,Kazuyoshi Takagi,Naofumi Takagi K. Obata; K. Takagi; N. Takagi Logic Synthesis Method for Dual-Rail RSFQ Digital Circuits Using Root-Shared Binary Decision Diagrams. Logic Synthesis Method for Dual-Rail RSFQ Digital Circuits Using Root-Shared Binary Decision Diagrams. Logic synthesis method for dual-rail RSFQ digital circuits using root-shared binary decision diagrams IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,90-A,1,257-266 2007 Refereed English Disclose to all
Koji Obata,Kazuyoshi Takagi,Naofumi Takagi Koji Obata,Kazuyoshi Takagi,Naofumi Takagi Koji Obata,Kazuyoshi Takagi,Naofumi Takagi A Method of Sequential Circuit Synthesis Using One-Hot Encoding for Single-Flux-Quantum Digital Circuits. A Method of Sequential Circuit Synthesis Using One-Hot Encoding for Single-Flux-Quantum Digital Circuits. A Method of Sequential Circuit Synthesis Using One-Hot Encoding for Single-Flux-Quantum Digital Circuits. IEICE Transactions on Electronics,90-C,12,2278-2284 2007 Refereed English Research paper(scientific journal) Disclose to all
Naofumi Takagi,Shunsuke Kadowaki,Kazuyoshi Takagi Naofumi Takagi,Shunsuke Kadowaki,Kazuyoshi Takagi N. Takagi; S. Kadowaki; K. Takagi A Hardware Algorithm for Integer Division Using the SD2 Representation. A Hardware Algorithm for Integer Division Using the SD2 Representation. A hardware algorithm for integer division using the SD2 representation IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,89-A,10,2874-2881 2006 Refereed English Disclose to all
Naofumi Takagi,Jun-ichi Yoshiki,Kazuyoshi Takagi Naofumi Takagi,Jun-ichi Yoshiki,Kazuyoshi Takagi Naofumi Takagi,Jun-ichi Yoshiki,Kazuyoshi Takagi A Fast Algorithm for Multiplicative Inversion in GF(2m) Using Normal Basis. A Fast Algorithm for Multiplicative Inversion in GF(2m) Using Normal Basis. A Fast Algorithm for Multiplicative Inversion in GF(2m) Using Normal Basis. IEEE Trans. Computers,50,5,394-398 2001 Refereed English Research paper(scientific journal) Disclose to all
H. Akaike; M. Tanaka; K. Takagi; I. Kataeva; R. Kasagi; A. Fujimaki; K. Takagi; M. Igarashi; H. Park; Y. Yamanashi; N. Yoshikawa; K. Fujiwara; S. Nagasawa; M. Hidaka; N. Takagi H. Akaike; M. Tanaka; K. Takagi; I. Kataeva; R. Kasagi; A. Fujimaki; K. Takagi; M. Igarashi; H. Park; Y. Yamanashi; N. Yoshikawa; K. Fujiwara; S. Nagasawa; M. Hidaka; N. Takagi Design of single flux quantum cells for a 10-Nb-layer process Design of single flux quantum cells for a 10-Nb-layer process Physica C: Superconductivity and its Applications,469,15-20,1670-1673 2009 Refereed English Disclose to all
S. Nagasawa; T. Satoh; K. Hinode; Y. Kitagawa; M. Hidaka; H. Akaike; A. Fujimaki; K. Takagi; N. Takagi; N. Yoshikawa S. Nagasawa; T. Satoh; K. Hinode; Y. Kitagawa; M. Hidaka; H. Akaike; A. Fujimaki; K. Takagi; N. Takagi; N. Yoshikawa New Nb multi-layer fabrication process for large-scale SFQ circuits New Nb multi-layer fabrication process for large-scale SFQ circuits Physica C: Superconductivity and its Applications,469,15-20,1578-1584 2009 Refereed English Disclose to all
H. Hara; K. Obata; H. Park; Y. Yamanashi; K. Taketomi; N. Yoshikawa; M. Tanaka; A. Fujimaki; N. Takagi; K. Takagi; S. Nagasawa H. Hara; K. Obata; H. Park; Y. Yamanashi; K. Taketomi; N. Yoshikawa; M. Tanaka; A. Fujimaki; N. Takagi; K. Takagi; S. Nagasawa Design, implementation and on-chip high-speed test of sfq half-precision floating-point multiplier Design, implementation and on-chip high-speed test of sfq half-precision floating-point multiplier IEEE Transactions on Applied Superconductivity,19,3,657-660 2009 Refereed English Disclose to all
H. Park; Y. Yamanashi; K. Taketomi; N. Yoshikawa; M. Tanaka; K. Obata; Y. Ito; A. Fujimaki; N. Takagi; K. Takagi; S. Nagasawa H. Park; Y. Yamanashi; K. Taketomi; N. Yoshikawa; M. Tanaka; K. Obata; Y. Ito; A. Fujimaki; N. Takagi; K. Takagi; S. Nagasawa Design and implementation and on-chip high-speed test of SFQ half-precision floating-point adders Design and implementation and on-chip high-speed test of SFQ half-precision floating-point adders IEEE Transactions on Applied Superconductivity,19,3,634-639 2009 Refereed English Disclose to all
M. Tanaka; K. Obata; K. Takagi; N. Takagi; A. Fujimaki; N. Yoshikawa M. Tanaka; K. Obata; K. Takagi; N. Takagi; A. Fujimaki; N. Yoshikawa A high-throughput single-flux quantum floating-point serial divider using the signed-digit representation A high-throughput single-flux quantum floating-point serial divider using the signed-digit representation IEEE Transactions on Applied Superconductivity,19,3,653-656 2009 Refereed English Disclose to all
K. Fujiwara; S. Nagasawa; Y. Hashimoto; M. Hidaka; N. Yoshikawa; M. Tanaka; H. Akaike; A. Fujimaki; K. Takagi; N. Takagi K. Fujiwara; S. Nagasawa; Y. Hashimoto; M. Hidaka; N. Yoshikawa; M. Tanaka; H. Akaike; A. Fujimaki; K. Takagi; N. Takagi Research on effective moat configuration for Nb multi-layer device structure Research on effective moat configuration for Nb multi-layer device structure IEEE Transactions on Applied Superconductivity,19,3,603-606 2009 Refereed English Disclose to all
M. Tanaka; Y. Yamanashi; N. Irie; H.-J. Park; S. Iwasaki; K. Takagi; K. Taketomi; A. Fujimaki; N. Yoshikawa; H. Terai; S. Yorozu M. Tanaka; Y. Yamanashi; N. Irie; H.-J. Park; S. Iwasaki; K. Takagi; K. Taketomi; A. Fujimaki; N. Yoshikawa; H. Terai; S. Yorozu Design and implementation of a pipelined 8 bit-serial single-flux-quantum microprocessor with cache memories Design and implementation of a pipelined 8 bit-serial single-flux-quantum microprocessor with cache memories Superconductor Science and Technology,20,11,S305-S309 2007 Refereed English Disclose to all
K. Obata; M. Tanaka; Y. Tashiro; Y. Kamiya; N. Irie; K. Takagi; N. Takagi; A. Fujimaki; N. Yoshikawa; H. Terai; S. Yorozu K. Obata; M. Tanaka; Y. Tashiro; Y. Kamiya; N. Irie; K. Takagi; N. Takagi; A. Fujimaki; N. Yoshikawa; H. Terai; S. Yorozu Single-flux-quantum integer multiplier with systolic array structure Single-flux-quantum integer multiplier with systolic array structure Physica C: Superconductivity and its Applications,445-448,1-2,1014-1019 2006 Refereed English Disclose to all
H. Onodera; M. Ikeda; T. Ishihara; T. Isshiki; K. Inoue; K. Okada; S. Kajihara; M. Kaneko; H. Kawaguchi; S. Kimura; M. Kuga; A. Kurokawa; T. Sato; T. Shibuya; Y. Shiraishi; K. Takagi; A. Takahashi; Y. Takeuchi; N. Togawa; H. Tomiyama; Y. Nakamura; K. Hamaguchi; Y. Miura; S.-I. Minato; R. Yamaguchi; M. Yamada; Y. Yuminaka; T. Watanabe; M. Hashimoto; M. Miyazaki H. Onodera; M. Ikeda; T. Ishihara; T. Isshiki; K. Inoue; K. Okada; S. Kajihara; M. Kaneko; H. Kawaguchi; S. Kimura; M. Kuga; A. Kurokawa; T. Sato; T. Shibuya; Y. Shiraishi; K. Takagi; A. Takahashi; Y. Takeuchi; N. Togawa; H. Tomiyama; Y. Nakamura; K. Hamaguchi; Y. Miura; S.-I. Minato; R. Yamaguchi; M. Yamada; Y. Yuminaka; T. Watanabe; M. Hashimoto; M. Miyazaki Special section on VLSI Design and CAD Algorithms Special section on VLSI Design and CAD Algorithms IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E89-A,12,3377- 2006 Refereed English Disclose to all
N. Takagi; D. Matsuoka; K. Takagi N. Takagi; D. Matsuoka; K. Takagi Digit-recurrence algorithm for computing reciprocal square-root Digit-recurrence algorithm for computing reciprocal square-root IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E86-A,1,221-228 2003 Refereed English Disclose to all
Y. Watanabe; N. Takagi; K. Takagi Y. Watanabe; N. Takagi; K. Takagi A VLSI algorithm for division in GF(2<sup>m</sup>) based on extended binary GCD algorithm A VLSI algorithm for division in GF(2<sup>m</sup>) based on extended binary GCD algorithm IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E85-A,5,994-999 2002 Refereed English Disclose to all
N. Takagi; J.-I. Yoshiki; K. Takagi N. Takagi; J.-I. Yoshiki; K. Takagi A fast algorithm for multiplicative inversion in GF(2 <sup>m</sup>) using normal basis A fast algorithm for multiplicative inversion in GF(2 <sup>m</sup>) using normal basis IEEE Transactions on Computers,50,5,394-398 2001 Refereed English Disclose to all
K. Takagi; H. Hatakeda; S. Kimura; K. Watanabe K. Takagi; H. Hatakeda; S. Kimura; K. Watanabe Exact minimization of free bdds and its application to pass-transistor logic optimization Exact minimization of free bdds and its application to pass-transistor logic optimization IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E82-A,11,2407-2413 1999 Refereed English Disclose to all
O. Ogawa; K. Takagi; Y. Itoh; S. Kimura; K. Watanabe O. Ogawa; K. Takagi; Y. Itoh; S. Kimura; K. Watanabe Hardware synthesis from C programs with estimation of bit length of variables Hardware synthesis from C programs with estimation of bit length of variables IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E82-A,11,2338-2346 1999 Refereed English Disclose to all
K. Nakamura; S. Kimura; K. Takagi; K. Watanabe K. Nakamura; S. Kimura; K. Takagi; K. Watanabe Timing verification of sequential logic circuits based on controlled multi-clock path analysis Timing verification of sequential logic circuits based on controlled multi-clock path analysis IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E81-A,12,2515-2520 1998 Refereed English Disclose to all
K. Takagi; K. Nitta; H. Bouno; Y. Takenaga; S. Yajima K. Takagi; K. Nitta; H. Bouno; Y. Takenaga; S. Yajima Computational power of nondeterministic ordered binary decision diagrams and their subclasses Computational power of nondeterministic ordered binary decision diagrams and their subclasses IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,E80-A,4,663-669 1997 Refereed English Disclose to all

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高木 一義, 大畑 真也, 高木 直史 高木 一義, 大畑 真也, 高木 直史 高木 一義, 大畑 真也, 高木 直史 シストリックアーキテクチャに基づくRSFQパターンマッチング回路 (超伝導エレクトロニクス) シストリックアーキテクチャに基づくRSFQパターンマッチング回路 (超伝導エレクトロニクス) An RSFQ Pattern Matching Circuit Based on Systolic Architecture 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報,117,10,35-39 2017/04/21 Japanese Disclose to all
谷 祐輔, 高瀬 英希, 高木 一義, 高木 直史 谷 祐輔, 高瀬 英希, 高木 一義, 高木 直史 協調設計環境SWORDSフレームワークのツールチェーン実装および設計空間探索への適用 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017) 協調設計環境SWORDSフレームワークのツールチェーン実装および設計空間探索への適用 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017) ,116,510,105-110 2017/03/09 Japanese Disclose to all
藤原 康史, 高木 一義, 高木 直史 藤原 康史, 高木 一義, 高木 直史 藤原 康史, 高木 一義, 高木 直史 倍精度浮動小数点対数関数のFPGA向き計算法 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017) 倍精度浮動小数点対数関数のFPGA向き計算法 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017) Double-precision floating-point logarithm calculation method for FPGA 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報,116,510,363-367 2017/03/09 Japanese Disclose to all
松井 健太郎, 高瀬 英希, 高木 一義, 高木 直史 松井 健太郎, 高瀬 英希, 高木 一義, 高木 直史 コア状態を考慮したスラック収集型リアルタイムタスクスケジューリング (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017) コア状態を考慮したスラック収集型リアルタイムタスクスケジューリング (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2017) ,116,510,93-98 2017/03/09 Japanese Disclose to all
高木 一義 高木 一義 TAKAGI Kazuyoshi 国際会議開催報告 国際会議開催報告 International Conference Report IEICE ESS Fundamentals Review,10,4,299-299 2017 Japanese Meeting report etc. Disclose to all
N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi Fast Length-Matching Routing for Rapid Single Flux Quantum Circuits Fast Length-Matching Routing for Rapid Single Flux Quantum Circuits Fast Length-Matching Routing for Rapid Single Flux Quantum Circuits 20th Workshop on Synthesis And System Integration Mixed Information technologies (SASIMI 2016),135-140 2016/10 Refereed English Summary of the papers read (international conference) Disclose to all
T. Kawaguchi, K. Takagi, N. Takagi T. Kawaguchi, K. Takagi, N. Takagi T. Kawaguchi, K. Takagi, N. Takagi Static Timing Analysis of Rapid Single-Flux-Quantum Circuits Static Timing Analysis of Rapid Single-Flux-Quantum Circuits Static Timing Analysis of Rapid Single-Flux-Quantum Circuits 20th Workshop on Synthesis And System Integration Mixed Information technologies (SASIMI 2016),341-345 2016/10 Refereed English Summary of the papers read (international conference) Disclose to all
森 智也, 高瀬 英希, 高木 一義, 高木 直史 森 智也, 高瀬 英希, 高木 一義, 高木 直史 森 智也, 高瀬 英希, 高木 一義, 高木 直史 自律走行ロボットにおけるSLAMのプログラマブルSoCを用いた実現の検討 自律走行ロボットにおけるSLAMのプログラマブルSoCを用いた実現の検討 Implementation of SLAM on Programmable SoCs for the Autonomous Robot システム制御情報学会研究発表講演会講演論文集,60 2016/05/25 Japanese Disclose to all
佐藤 諒, 安藤 友紀, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 佐藤 諒, 安藤 友紀, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 佐藤 諒, 安藤 友紀, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 高機能単一磁束量子マイクロプロセッサとランダムアクセスメモリのオンチップ実装 (超伝導エレクトロニクス) 高機能単一磁束量子マイクロプロセッサとランダムアクセスメモリのオンチップ実装 (超伝導エレクトロニクス) On-chip Implementation of Random-Access-Memory and RSFQ Microprocessor with High-Functionality 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報,116,6,25-30 2016/04/20 Japanese Disclose to all
谷 祐輔, 高瀬 英希, 大川 猛, 高木 一義, 高木 直史 谷 祐輔, 高瀬 英希, 大川 猛, 高木 一義, 高木 直史 谷 祐輔, 高瀬 英希, 大川 猛, 高木 一義, 高木 直史 プログラマブルSoCのためのシステム設計環境におけるSW/HW間通信方式の比較評価 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2016) プログラマブルSoCのためのシステム設計環境におけるSW/HW間通信方式の比較評価 (コンピュータシステム) -- (組込み技術とネットワークに関するワークショップETNET2016) A Comparative Evaluation of SW/HW Communication Methods on System Design Environments for Programmable SoCs 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報,115,518,139-144 2016/03/24 Japanese Disclose to all
佐藤 諒, 安藤 友紀, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 佐藤 諒, 安藤 友紀, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 Sato Ryo, Ando Yuki, Tanaka Masamitsu, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi C-8-15 メモリを搭載した単一磁束量子マイクロプロセッサCORE e4の試作と評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 メモリを搭載した単一磁束量子マイクロプロセッサCORE e4の試作と評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 Implementation and Evaluation of Single Flux Quantum Microprocessor Integrated with Memory Proceedings of the IEICE General Conference,2016,2 2016/03/01 Japanese Disclose to all
田中 雅光, 高田 賢介, 佐藤 諒, 安藤 友紀, 川口 隆広, 藤巻 朗, 高木 一義, 高木 直史, 吉川 信行 田中 雅光, 高田 賢介, 佐藤 諒, 安藤 友紀, 川口 隆広, 藤巻 朗, 高木 一義, 高木 直史, 吉川 信行 Tanaka M., Takata K., Sato R., Ando Y., Kawaguchi T., Fujimaki A., Takagi K., Takagi N., Yoshikwa N. C-8-11 CORE e : シフトレジスタメモリを統合した単一磁束量子8ビットマイクロプロセッサ(C-8.超伝導エレクトロニクス,一般セッション) C-8-11 CORE e : シフトレジスタメモリを統合した単一磁束量子8ビットマイクロプロセッサ(C-8.超伝導エレクトロニクス,一般セッション) C-8-11 CORE e : 8-bit Bit-Serial Single-Flux-Quantum Microprocessors Integrated with Shift-Register-Based Memories Proceedings of the IEICE General Conference,2016,2 2016/03/01 Japanese Disclose to all
安藤 友紀, 田中 雅光, 高木 一義, 高木 直史 安藤 友紀, 田中 雅光, 高木 一義, 高木 直史 Ando Yuki, Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi C-8-10 クロッキング方式の異なる8ビットSFQ算術論理演算ユニット(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 クロッキング方式の異なる8ビットSFQ算術論理演算ユニット(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 8-bit SFQ Arithmetic Logic Units with Different Clocking Schemes Proceedings of the IEICE General Conference,2016,2 2016/03/01 Japanese Disclose to all
鬼頭 信貴, 中島 悠, 高木 一義, 高木 直史 鬼頭 信貴, 中島 悠, 高木 一義, 高木 直史 Kito Nobutaka, Nakajima Yu, Takagi Kazuyoshi, Takagi Naofumi C-8-5 PTL配線長マッチングを考慮したSFQ回路レイアウトにおける配線面積の評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-5 PTL配線長マッチングを考慮したSFQ回路レイアウトにおける配線面積の評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-5 Evaluation of Wire-routing Area in SFQ Circuit Layouts Considering Matching of PTL Wire-length Proceedings of the IEICE General Conference,2016,2 2016/03/01 Japanese Disclose to all
松本 耕太朗, 高木 直史, 高木 一義 松本 耕太朗, 高木 直史, 高木 一義 行列多項式 の計算における行列乗算回数 (計算理論とアルゴリズムの新潮流) 行列多項式 の計算における行列乗算回数 (計算理論とアルゴリズムの新潮流) ,1941,57-65 2015/04 Japanese Disclose to all
守家 大雄, 高木 一義, 高木 直史 守家 大雄, 高木 一義, 高木 直史 Moriya Masao, Takagi Kazuyoshi, Takagi Naofumi 3入力多数決ゲートを用いた5変数論理関数の最小段数回路 (計算理論とアルゴリズムの新潮流) 3入力多数決ゲートを用いた5変数論理関数の最小段数回路 (計算理論とアルゴリズムの新潮流) All Five-Variable Logic Functions Can Be Computed by Three-Input Majority Gates with Depth Four RIMS Kokyuroku,1941,1-5 2015/04 Japanese Research paper Disclose to all
岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 同一命令セットヘテロジニアスマルチコアのための消費エネルギーを削減するタスクスケジューリング (コンピュータシステム) 同一命令セットヘテロジニアスマルチコアのための消費エネルギーを削減するタスクスケジューリング (コンピュータシステム) ,114,506,113-118 2015/03/06 Japanese Disclose to all
岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 同一命令セットヘテロジニアスマルチコアのための消費エネルギーを削減するタスクスケジューリング 同一命令セットヘテロジニアスマルチコアのための消費エネルギーを削減するタスクスケジューリング ,2015,33,1-6 2015/03 Japanese Summary of the papers read (national conference and other science council) Disclose to all
佐藤 諒, 高田 賢介, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 佐藤 諒, 高田 賢介, 田中 雅光, 藤巻 朗, 高木 一義, 高木 直史 Sato Ryo, Takata Kensuke, Tanaka Masamitsu, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi C-8-10 機能を拡張した8ビットシリアル単一磁束量子マイクロプロセッサの設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 機能を拡張した8ビットシリアル単一磁束量子マイクロプロセッサの設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 Design of 8-bit Serial Single-Flux-Quantum Microprocessor with Extended Functions Proceedings of the IEICE General Conference,2015,2 2015/02/24 Japanese Summary of the papers read (national conference and other science council) Disclose to all
西村 翔, 高木 一義, 高木 直史 西村 翔, 高木 一義, 高木 直史 Nishimura Sho, Takagi Kazuyoshi, Takagi Naofumi C-8-8 単一磁束量子回路のパルス到着タイミングを最適化する配置配線手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-8 単一磁束量子回路のパルス到着タイミングを最適化する配置配線手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-8 A Placement and Routing Method for Optimizing Pulse Arrival Timing of Single-Flux-Quantum Circuits Proceedings of the IEICE General Conference,2015,2 2015/02/24 Japanese Summary of the papers read (national conference and other science council) Disclose to all
M. Tanaka, K. Takata, R. Satoh, A. Fujimaki, T. Kawaguchi, Y. Ando, K. Takagi, N. Takagi, N. Yoshikawa M. Tanaka, K. Takata, R. Satoh, A. Fujimaki, T. Kawaguchi, Y. Ando, K. Takagi, N. Takagi, N. Yoshikawa M. Tanaka, K. Takata, R. Satoh, A. Fujimaki, T. Kawaguchi, Y. Ando, K. Takagi, N. Takagi, N. Yoshikawa Design of RSFQ microprocessors integrated with RAMs based on bit-serial processing Design of RSFQ microprocessors integrated with RAMs based on bit-serial processing Design of RSFQ microprocessors integrated with RAMs based on bit-serial processing Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),2-7 2014/12 English Summary of the papers read (international conference) Disclose to all
G. Tang, K. Takagi, N. Takagi G. Tang, K. Takagi, N. Takagi G. Tang, K. Takagi, N. Takagi Comparison of bit-slice arithmetic logic units for 32-bit RSFQ microprocessors Comparison of bit-slice arithmetic logic units for 32-bit RSFQ microprocessors Comparison of bit-slice arithmetic logic units for 32-bit RSFQ microprocessors Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),39-44 2014/12 English Summary of the papers read (international conference) Disclose to all
M. Moriya, K. Takagi, N. Takagi M. Moriya, K. Takagi, N. Takagi M. Moriya, K. Takagi, N. Takagi Minimum depth logic circuits for five-variable logic functions using three-input majority gates Minimum depth logic circuits for five-variable logic functions using three-input majority gates Minimum depth logic circuits for five-variable logic functions using three-input majority gates Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),67-71 2014/12 English Summary of the papers read (international conference) Disclose to all
K. Takata, M. Tanaka, A. Fujimaki, G. Tang, K. Takagi, N. Takagi K. Takata, M. Tanaka, A. Fujimaki, G. Tang, K. Takagi, N. Takagi K. Takata, M. Tanaka, A. Fujimaki, G. Tang, K. Takagi, N. Takagi Demonstration of 4-bit-parallel bit-slice ALU Demonstration of 4-bit-parallel bit-slice ALU Demonstration of 4-bit-parallel bit-slice ALU Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),84-89 2014/12 English Summary of the papers read (international conference) Disclose to all
R. Sato, K. Takata, M. Tanaka, A. Fujimaki, K. Takagi, N. Takagi R. Sato, K. Takata, M. Tanaka, A. Fujimaki, K. Takagi, N. Takagi R. Sato, K. Takata, M. Tanaka, A. Fujimaki, K. Takagi, N. Takagi Design and implementation of bit-serial SFQ microprocessor CORE e3 Design and implementation of bit-serial SFQ microprocessor CORE e3 Design and implementation of bit-serial SFQ microprocessor CORE e3 Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),90-93 2014/12 English Summary of the papers read (international conference) Disclose to all
R. Numaguchi, T. Takahashi, N. Yoshikawa, Y. Yamanashi, A. Fujimaki, M. Tanaka, N. Takagi, K. Takagi R. Numaguchi, T. Takahashi, N. Yoshikawa, Y. Yamanashi, A. Fujimaki, M. Tanaka, N. Takagi, K. Takagi R. Numaguchi, T. Takahashi, N. Yoshikawa, Y. Yamanashi, A. Fujimaki, M. Tanaka, N. Takagi, K. Takagi Design of shift-register memories for SFQ micro processors COREe Design of shift-register memories for SFQ micro processors COREe Design of shift-register memories for SFQ micro processors COREe Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),105-107 2014/12 English Summary of the papers read (international conference) Disclose to all
Y. Ando, M. Tanaka, K. Takagi, N. Takagi Y. Ando, M. Tanaka, K. Takagi, N. Takagi Y. Ando, M. Tanaka, K. Takagi, N. Takagi Design of an 8-bit bit-serial SFQ microprocessor CORE e4 with four registers Design of an 8-bit bit-serial SFQ microprocessor CORE e4 with four registers Design of an 8-bit bit-serial SFQ microprocessor CORE e4 with four registers Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),111-115 2014/12 English Summary of the papers read (international conference) Disclose to all
T. Kawaguchi, K. Takagi, N. Takagi T. Kawaguchi, K. Takagi, N. Takagi T. Kawaguchi, K. Takagi, N. Takagi PTL routing environment for SFQ circuits using a commercial router PTL routing environment for SFQ circuits using a commercial router PTL routing environment for SFQ circuits using a commercial router Proc. 7th Superconducting SFQ VLSI Workshop (SSV 2014),143-146 2014/12 English Summary of the papers read (international conference) Disclose to all
高田 雄平, 高木 直史, 高木 一義 高田 雄平, 高木 直史, 高木 一義 TAKATA Yuhei, TAKAGI Naofumi, TAKAGI Kazuyoshi 2つの浮動小数点積和演算器を用いた複素数乗算器 (コンピュータシステム) -- (デザインガイア2014 : VLSI設計の新しい大地) 2つの浮動小数点積和演算器を用いた複素数乗算器 (コンピュータシステム) -- (デザインガイア2014 : VLSI設計の新しい大地) A complex multiplier using two floating-point fused multiply-add unit IEICE technical report. Computer systems,114,330,25-29 2014/11/26 Japanese Disclose to all
矢高 裕之, 高木 直史, 高木 一義 矢高 裕之, 高木 直史, 高木 一義 YATAKA Hiroyuki, TAKAGI Naofumi, TAKAGI Kazuyoshi 2つの浮動小数点倍精度加算器を用いた仮数部104ビット拡張倍精度加算器 (コンピュータシステム) -- (デザインガイア2014 : VLSI設計の新しい大地) 2つの浮動小数点倍精度加算器を用いた仮数部104ビット拡張倍精度加算器 (コンピュータシステム) -- (デザインガイア2014 : VLSI設計の新しい大地) An extended precision floating-point adder with 104-bit significand using two double precision floating-point adders IEICE technical report. Computer systems,114,330,19-23 2014/11/26 Japanese Disclose to all
岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 IWATA ATSUSHI, TAKASE HIDEKI, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI 同一命令セットヘテロジニアスマルチコアに適したリアルタイムシステム向けタスクマイグレーション手法 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地) 同一命令セットヘテロジニアスマルチコアに適したリアルタイムシステム向けタスクマイグレーション手法 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地) A Task Migration Method for Real-time Systems on Heterogeneous Multi-Cores with Single Instruction Set Architecture Technical report of IEICE. VLD,114,328,63-68 2014/11/26 Japanese Disclose to all
田中 雅光, 高田 賢介, 高木 一義, 高木 直史, 藤巻 朗 田中 雅光, 高田 賢介, 高木 一義, 高木 直史, 藤巻 朗 Tanaka Masamitsu, Takata Kensuke, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira C-8-12 単一磁束量子32ビットマイクロプロセッサに向けたビットスライスレジスタファイルの設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-12 単一磁束量子32ビットマイクロプロセッサに向けたビットスライスレジスタファイルの設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-12 Design of Bit-Sliced Register File for 32-bit Single-Flux-Quantum Microprocessors Proceedings of the Society Conference of IEICE,2014,2 2014/09/09 Japanese Summary of the papers read (national conference and other science council) Disclose to all
高田 賢介, 田中 雅光, 藤巻 朗, 唐 光明, 高木 一義, 高木 直史 高田 賢介, 田中 雅光, 藤巻 朗, 唐 光明, 高木 一義, 高木 直史 Takata Kensuke, Tanaka Masamitsu, Fujimaki Akira, Tanaka Kang-Ming, Takagi Kazuyoshi, Takagi Naofumi C-8-10 4ビット並列ビットスライス高スループットALUの動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 4ビット並列ビットスライス高スループットALUの動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 Demonstration of the 4-bit Parallel Bit-Slice High-Throughput ALU Proceedings of the Society Conference of IEICE,2014,2 2014/09/09 Japanese Summary of the papers read (national conference and other science council) Disclose to all
安藤 友紀, 高木 一義, 高木 直史, 山下 茂 安藤 友紀, 高木 一義, 高木 直史, 山下 茂 Ando Yuki, Takagi Kazuyoshi, Takagi Naofumi, Yamashita Shigeru C-8-9 RSBDDとBDDを併用した二線式SFQ論理回路の設計手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-9 RSBDDとBDDを併用した二線式SFQ論理回路の設計手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-9 Design Method of Dual-Rail SFQ Logic Circuits Using RSBDD and BDD Proceedings of the Society Conference of IEICE,2014,2 2014/09/09 Japanese Summary of the papers read (national conference and other science council) Disclose to all
守家 大雄, 高木 一義, 高木 直史 守家 大雄, 高木 一義, 高木 直史 Moriya Masao, Takagi Kazuyoshi, Takagi Naofumi C-8-7 3入力多数決ゲートによる論理関数の最小段数回路の探索手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-7 3入力多数決ゲートによる論理関数の最小段数回路の探索手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-7 A Method to Search Minimum Level Circuits for Logic Functions Using Three-Input Majority Gates Proceedings of the Society Conference of IEICE,2014,2 2014/09/09 Japanese Summary of the papers read (national conference and other science council) Disclose to all
松本 耕太朗, 高木 直史, 高木 一義 松本 耕太朗, 高木 直史, 高木 一義 MATSUMOTO Kotaro, TAKAGI Naofumi, TAKAGI Kazuyoshi 行列多項式I+A+A²+…+A[N-1]の計算における乗算回数について (コンピュテーション) 行列多項式I+A+A²+…+A[N-1]の計算における乗算回数について (コンピュテーション) On the number of matrix multiplications in the evaluation of the matrix polynomial I+A+A^2+…+A^<N-1> IEICE technical report. Theoretical foundations of Computing,114,199,23-27 2014/09/02 Japanese Disclose to all
畑山 拓也, 高瀬 英希, 高木 一義 畑山 拓也, 高瀬 英希, 高木 一義 畑山 拓也, 高瀬 英希, 高木 一義 部分的に高信頼なスクラッチパッドメモリを持つ組込みシステムにおける命令配置最適化 部分的に高信頼なスクラッチパッドメモリを持つ組込みシステムにおける命令配置最適化 An Allocation Optimization Method to Partially-Reliable Instruction Scratch-Pad Memory in Embedded Systems 回路とシステムワークショップ論文集 Workshop on Circuits and Systems,27,410-415 2014/08/04 Japanese Summary of the papers read (national conference and other science council) Disclose to all
高田 賢介, 田中 雅光, 藤巻 朗, 唐 光明, 高木 一義, 高木 直史 高田 賢介, 田中 雅光, 藤巻 朗, 唐 光明, 高木 一義, 高木 直史 TAKATA Kensuke, TANAKA Masamitsu, FUJIMAKI Akira, TANG Kang-Ming, TAKAGI Kazuyoshi, TAKAGI Naofumi 4ビット並列ビットスライスALUの設計と評価 (超伝導エレクトロニクス) 4ビット並列ビットスライスALUの設計と評価 (超伝導エレクトロニクス) Design and Evaluation of the 4-bit Parallel Bit-Slice-ALU Technical report of IEICE. SCE,114,147,7-12 2014/07/23 Japanese Disclose to all
青野 和巳, 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 青野 和巳, 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 AONO KAZUMI, IWATA ATSUSHI, TAKASE HIDEKI, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI 環境電力駆動組込みシステムの動作シナリオのモデル化と動作品質最大化アルゴリズム (コンピュータシステム 組込み技術とネットワークに関するワークショップETNET2014) 環境電力駆動組込みシステムの動作シナリオのモデル化と動作品質最大化アルゴリズム (コンピュータシステム 組込み技術とネットワークに関するワークショップETNET2014) An Operation Scenario Model for Energy Harvesting Embedded Systems and an Algorithm to Maximize the Operation Quality IEICE technical report. Computer systems,113,497,1-6 2014/03/15 Japanese Disclose to all
東 遼平, 高瀬 英希, 高木 一義, 高木 直史 東 遼平, 高瀬 英希, 高木 一義, 高木 直史 AZUMA RYOHEI, TAKASE HIDEKI, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI プログラマブルSoCのためのシステム設計環境におけるフロントエンドの実装と事例評価(組込みハードウェア,組込み技術とネットワークに関するワークショップETNET2014) プログラマブルSoCのためのシステム設計環境におけるフロントエンドの実装と事例評価(組込みハードウェア,組込み技術とネットワークに関するワークショップETNET2014) Implementation of a Front-End and Case Study of the System Design Environment for Programmable SoC IEICE technical report. Computer systems,113,497,91-96 2014/03/08 Japanese Disclose to all
青野 和巳, 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 青野 和巳, 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 青野 和巳, 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 環境電力駆動組込みシステムの動作シナリオのモデル化と動作品質最大化アルゴリズム 環境電力駆動組込みシステムの動作シナリオのモデル化と動作品質最大化アルゴリズム An Operation Scenario Model for Energy Harvesting Embedded Systems and an Algorithm to Maximize the Operation Quality 研究報告組込みシステム(EMB),2014,1,1-6 2014/03/08 Japanese Disclose to all
東 遼平, 高瀬 英希, 高木 一義, 高木 直史 東 遼平, 高瀬 英希, 高木 一義, 高木 直史 東 遼平, 高瀬 英希, 高木 一義, 高木 直史 プログラマブルSoCのためのシステム設計環境におけるフロントエンドの実装と事例評価 プログラマブルSoCのためのシステム設計環境におけるフロントエンドの実装と事例評価 Implementation of a Front-End and Case Study of the System Design Environment for Programmable SoC 研究報告組込みシステム(EMB),2014,16,1-6 2014/03/08 Japanese Disclose to all
田中 雅光, 大桃 由紀雄, 高木 一義, 高木 直史, 藤巻 朗 田中 雅光, 大桃 由紀雄, 高木 一義, 高木 直史, 藤巻 朗 Tanaka Masamitsu, Ohmomo Yukio, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira C-8-6 単一磁束量子32ビットマイクロプロセッサに向けたビットスライスバレルシフタの設計と実装(C-8.超伝導エレクトロニクス,一般セッション) C-8-6 単一磁束量子32ビットマイクロプロセッサに向けたビットスライスバレルシフタの設計と実装(C-8.超伝導エレクトロニクス,一般セッション) C-8-6 Design and Implementation of Bit-Slice Barrel Shifter for 32-bit Single-Flux-Quantum Microprocessors Proceedings of the IEICE General Conference,2014,2 2014/03/04 Japanese Summary of the papers read (national conference and other science council) Disclose to all
東 遼平, 高瀬 英希, 高木 一義, 高木 直史 東 遼平, 高瀬 英希, 高木 一義, 高木 直史 東 遼平, 高瀬 英希, 高木 一義, 高木 直史 プログラマブルSoCのためのシステム設計環境の検討とSW-HWインタフェース生成手法の実装(システム設計環境,FPGA応用及び一般) プログラマブルSoCのためのシステム設計環境の検討とSW-HWインタフェース生成手法の実装(システム設計環境,FPGA応用及び一般) A Study of a System Design Environment and Implementation of a SW-HW Interface Synthesis Method for Programmable SoCs IEICE technical report,113,418,191-196 2014/01/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 SUDA AKIHIRO, TAKASE HIDEKI, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI 高位合成における非一様依存性を持つ入れ子ループ向けのバッファ構成手法(高位合成,デザインガイア2013-VLSI設計の新しい大地-) 高位合成における非一様依存性を持つ入れ子ループ向けのバッファ構成手法(高位合成,デザインガイア2013-VLSI設計の新しい大地-) Buffer Construction Method for Nested Loops with Non-Uniform Dependencies in High-Level Synthesis Technical report of IEICE. VLD,113,320,251-256 2013/11/27 Japanese Summary of the papers read (national conference and other science council) Disclose to all
須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 高位合成における制御回路の構成方法の定量的評価 高位合成における制御回路の構成方法の定量的評価 Estimation for Method of Controller Implementation in High-Level Synthesis 研究報告システムLSI設計技術(SLDM),2013,46,1-6 2013/11/20 Japanese Disclose to all
N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi Retiming of SFQ logic circuits for reduction of flip-flops Retiming of SFQ logic circuits for reduction of flip-flops Retiming of SFQ logic circuits for reduction of flip-flops Proc.6th Superconducting SFQ VLSI Workshop (SSV 2013),13-18 2013/11 English Summary of the papers read (international conference) Disclose to all
M. Tanaka, Y. Hayakawa, K. Takata, A. Fujimaki, Y. Ohmomo, T. Kawaguchi, K. Takagi, N. Takagi M. Tanaka, Y. Hayakawa, K. Takata, A. Fujimaki, Y. Ohmomo, T. Kawaguchi, K. Takagi, N. Takagi M. Tanaka, Y. Hayakawa, K. Takata, A. Fujimaki, Y. Ohmomo, T. Kawaguchi, K. Takagi, N. Takagi Design and implementations of component circuits for RSFQ bit-slice microprocessors Design and implementations of component circuits for RSFQ bit-slice microprocessors Design and implementations of component circuits for RSFQ bit-slice microprocessors Proc.6th Superconducting SFQ VLSI Workshop (SSV 2013),19-22 2013/11 English Summary of the papers read (international conference) Disclose to all
Y. Ohmomo, K. Takagi, N. Takagi Y. Ohmomo, K. Takagi, N. Takagi Y. Ohmomo, K. Takagi, N. Takagi Logical design of bit-slice barrel shifter for 32-bit SFQ microprocessors Logical design of bit-slice barrel shifter for 32-bit SFQ microprocessors Logical design of bit-slice barrel shifter for 32-bit SFQ microprocessors Proc.6th Superconducting SFQ VLSI Workshop (SSV 2013),117-122 2013/11 English Summary of the papers read (international conference) Disclose to all
T. Kawaguchi, K. Takagi, N. Takagi T. Kawaguchi, K. Takagi, N. Takagi T. Kawaguchi, K. Takagi, N. Takagi A design framework for SFQ circuits using clockless gates A design framework for SFQ circuits using clockless gates A design framework for SFQ circuits using clockless gates Proc.6th Superconducting SFQ VLSI Workshop (SSV 2013),123-127 2013/11 English Summary of the papers read (international conference) Disclose to all
N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi N. Kito, K. Takagi, N. Takagi Retiming of single flux quantum logic circuits for flip-flop reduction Retiming of single flux quantum logic circuits for flip-flop reduction Retiming of single flux quantum logic circuits for flip-flop reduction Proc. 18th Workshop on Synthesis And System Integration Mixed Information technologies (SASIMI 2013),220-225 2013/10 Refereed English Summary of the papers read (international conference) Disclose to all
A. Suda, H. Takase, K. Takagi, N. Takagi A. Suda, H. Takase, K. Takagi, N. Takagi A. Suda, H. Takase, K. Takagi, N. Takagi High-level synthesis for nested loop kernels with non-uniform dependencies High-level synthesis for nested loop kernels with non-uniform dependencies High-level synthesis for nested loop kernels with non-uniform dependencies Proc. 18th Workshop on Synthesis And System Integration Mixed Information technologies (SASIMI 2013),322-327 2013/10 Refereed English Summary of the papers read (international conference) Disclose to all
加藤 泰一, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義, 永沢 秀一 加藤 泰一, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義, 永沢 秀一 Kato Taiichi, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi, Nagasawa Shuichi C-8-13 10kA/cm2 Nbプロセスを用いたSFQ半精度浮動小数点加算器の設計と高速動作実証(C-8.磁気記録・情報ストレージ,一般セッション) C-8-13 10kA/cm2 Nbプロセスを用いたSFQ半精度浮動小数点加算器の設計と高速動作実証(C-8.磁気記録・情報ストレージ,一般セッション) High-Speed Demonstration of an SFQ Half-Precision Floating-Point Adder using the 10kA/cmz Nb Process Proceedings of the Society Conference of IEICE,2013,2 2013/09/03 Japanese Summary of the papers read (national conference and other science council) Disclose to all
岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 岩田 淳, 高瀬 英希, 高木 一義, 高木 直史 Iwata Atsushi, Takase Hideki, Takagi Kazuyoshi, Takagi Naofumi C-003 組込みシステム向けDVFSアルゴリズムのリアルタイムOSへの実装および比較評価(C分野:ハードウェア・アーキテクチャ,一般論文) C-003 組込みシステム向けDVFSアルゴリズムのリアルタイムOSへの実装および比較評価(C分野:ハードウェア・アーキテクチャ,一般論文) C-003 Implementations and Comparative Evaluation of DVFS algorithm on the Embedded RTOS 情報科学技術フォーラム講演論文集,12,1,315-318 2013/08/20 Japanese Summary of the papers read (national conference and other science council) Disclose to all
T. Kato, Y. Yamanashi, N. Yoshikawa, A. Fujimaki, N. Takagi, K. Takagi, S. Nagasawa T. Kato, Y. Yamanashi, N. Yoshikawa, A. Fujimaki, N. Takagi, K. Takagi, S. Nagasawa T. Kato, Y. Yamanashi, N. Yoshikawa, A. Fujimaki, N. Takagi, K. Takagi, S. Nagasawa 60-GHz demonstration of an SFQ half-precision bit-serial floating-point adder using 10 ka/cm2 Nb process 60-GHz demonstration of an SFQ half-precision bit-serial floating-point adder using 10 ka/cm2 Nb process 60-GHz demonstration of an SFQ half-precision bit-serial floating-point adder using 10 ka/cm2 Nb process Proc. 14th International Superconductive Electronics Conference (ISEC 2013),1-3 2013/07 Refereed English Summary of the papers read (international conference) Disclose to all
伊藤 勇也, 高瀬 英希, 高木 一義, 高木 直史 伊藤 勇也, 高瀬 英希, 高木 一義, 高木 直史 ITOH Yuya, TAKASE Hideki, TAKAGI Kazuyoshi, TAKAGI Naofumi 浮動小数点演算器アレイの構成のための評価環境(演算機構,組込み技術とネットワークに関するワークショップETNET2013) 浮動小数点演算器アレイの構成のための評価環境(演算機構,組込み技術とネットワークに関するワークショップETNET2013) Evaluation Environment for Configuration of Floating-Point Unit Arrays IEICE technical report. Computer systems,112,481,253-258 2013/03/13 Japanese Summary of the papers read (national conference and other science council) Disclose to all
須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 須田 瑛大, 高瀬 英希, 高木 一義, 高木 直史 SUDA AKIHIRO, TAKASE HIDEKI, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI 高位合成における多面体最適化のためのスレッド構成手法(動作合成,組込み技術とネットワークに関するワークショップETNET2013) 高位合成における多面体最適化のためのスレッド構成手法(動作合成,組込み技術とネットワークに関するワークショップETNET2013) Threading Method for Polyhedral Optimization in High Level Synthesis IEICE technical report. Computer systems,112,481,121-126 2013/03/13 Japanese Summary of the papers read (national conference and other science council) Disclose to all
伊藤 勇也, 高瀬 英希, 高木 一義, 高木 直史 伊藤 勇也, 高瀬 英希, 高木 一義, 高木 直史 ITOH Yuya, TAKASE Hideki, TAKAGI Kazuyoshi, TAKAGI Naofumi 浮動小数点演算器アレイの構成のための評価環境 (ディペンダブルコンピューティング 組込み技術とネットワークに関するワークショップETNET2013) 浮動小数点演算器アレイの構成のための評価環境 (ディペンダブルコンピューティング 組込み技術とネットワークに関するワークショップETNET2013) Evaluation Environment for Configuration of Floating-Point Unit Arrays IEICE technical report. Dependable computing,112,482,253-258 2013/03/13 Japanese Disclose to all
西村 翔, 高木 一義, 高木 直史 西村 翔, 高木 一義, 高木 直史 Nishimura Sho, Takagi Kazuyoshi, Takagi Naofumi C-8-23 単一磁束量子回路向けの論理ゲート配置手法(C-8.超伝導エレクトロニクス) C-8-23 単一磁束量子回路向けの論理ゲート配置手法(C-8.超伝導エレクトロニクス) C-8-23 A Logic Gate Placement Method for Single-Flux-Quantum Circuits Proceedings of the IEICE General Conference,2013,2 2013/03/05 Japanese Summary of the papers read (national conference and other science council) Disclose to all
加藤 泰一, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義, 永沢 秀一 加藤 泰一, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義, 永沢 秀一 Kato Taiichi, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi, Nagasawa Shuichi C-8-4 10 kA/cm^2 Nbプロセスを用いたSFQ半精度浮動小数点加算器の高速動作実証(C-8.超伝導エレクトロニクス) C-8-4 10 kA/cm^2 Nbプロセスを用いたSFQ半精度浮動小数点加算器の高速動作実証(C-8.超伝導エレクトロニクス) C-8-4 High-Speed Test of an SFQ Half-Precision Floating-Point Adder using the 10kA/cm^2 Nb Process Proceedings of the IEICE General Conference,2013,2 2013/03/05 Japanese Summary of the papers read (national conference and other science council) Disclose to all
田中 雅光, 竹島 将太, 高木 一義, 高木 直史, 藤巻 朗 田中 雅光, 竹島 将太, 高木 一義, 高木 直史, 藤巻 朗 Tanaka Masamitsu, Takeshima Shota, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira C-8-3 多層配線単一磁束量子回路のためのタイミングを考慮した自動配線ッールによる8ビット並列加算器の評価(C-8.超伝導エレクトロニクス) C-8-3 多層配線単一磁束量子回路のためのタイミングを考慮した自動配線ッールによる8ビット並列加算器の評価(C-8.超伝導エレクトロニクス) C-8-3 Evaluation of 8-bit Parallel Adder Designed Using Timing-Driven Automatic Routerfor Multi-Layered Single-Flux-Quantum Circuits Proceedings of the IEICE General Conference,2013,2 2013/03/05 Japanese Summary of the papers read (national conference and other science council) Disclose to all
高木 一義 高木 一義 Takagi Kazuyoshi CT-1-5 超伝導デジタル回路の論理設計(CT-1.超伝導デジタル技術の展望,チュートリアルセッション,ソサイエティ) CT-1-5 超伝導デジタル回路の論理設計(CT-1.超伝導デジタル技術の展望,チュートリアルセッション,ソサイエティ) CT-1-5 Logic Design of Superconducting Digital Circuits Proceedings of the IEICE General Conference,2013,2,SS-15-SS-16 2013/03/05 Japanese Lecture materials etc.(seminar, tutorial, course, lecture and others) Disclose to all
T. Kawaguchi, k. Takagi, N. Takagi T. Kawaguchi, k. Takagi, N. Takagi T. Kawaguchi, k. Takagi, N. Takagi A logic extraction method based on periodical pulse arrival model for formal verification of SFQ circuits A logic extraction method based on periodical pulse arrival model for formal verification of SFQ circuits A logic extraction method based on periodical pulse arrival model for formal verification of SFQ circuits Proc. 5th Superconducting SFQ VLSI Workshop (SSV 2012),33-36 2012/12 English Summary of the papers read (international conference) Disclose to all
T. Kato, N. Yoshikawa, A. Fujimaki, N. Takagi, K. Takagi, S. Nagasawa T. Kato, N. Yoshikawa, A. Fujimaki, N. Takagi, K. Takagi, S. Nagasawa T. Kato, N. Yoshikawa, A. Fujimaki, N. Takagi, K. Takagi, S. Nagasawa Measurement of an SFQ half-precision floating-point adder using the 10 ka/cm2 Nb process Measurement of an SFQ half-precision floating-point adder using the 10 ka/cm2 Nb process Measurement of an SFQ half-precision floating-point adder using the 10 ka/cm2 Nb process Proc. 5th Superconducting SFQ VLSI Workshop (SSV 2012),45-47 2012/12 English Summary of the papers read (international conference) Disclose to all
M. Tanaka, K. Takagi, N. Takagi M. Tanaka, K. Takagi, N. Takagi M. Tanaka, K. Takagi, N. Takagi A high-throughput SFQ logarithm computing circuit using the radix-2 signed-digit representation A high-throughput SFQ logarithm computing circuit using the radix-2 signed-digit representation A high-throughput SFQ logarithm computing circuit using the radix-2 signed-digit representation Proc. 5th Superconducting SFQ VLSI Workshop (SSV 2012),118-121 2012/12 English Summary of the papers read (international conference) Disclose to all
X. Peng, Y. Yamanashi, N. Yoshikawa, A. Fujimaki, K. Takagi, N. Takagi, S. Nagasawa X. Peng, Y. Yamanashi, N. Yoshikawa, A. Fujimaki, K. Takagi, N. Takagi, S. Nagasawa X. Peng, Y. Yamanashi, N. Yoshikawa, A. Fujimaki, K. Takagi, N. Takagi, S. Nagasawa Demonstration of SFQ half-precision floating-point multiplier using 10 ka/cm2 Nb process Demonstration of SFQ half-precision floating-point multiplier using 10 ka/cm2 Nb process Demonstration of SFQ half-precision floating-point multiplier using 10 ka/cm2 Nb process Proc. 5th Superconducting SFQ VLSI Workshop (SSV 2012),152-154 2012/12 English Summary of the papers read (international conference) Disclose to all
荒木 達真, 高瀬 英希, 高木 一義, 高木 直史 荒木 達真, 高瀬 英希, 高木 一義, 高木 直史 ARAKI Tatuma, TAKASE Hideki, TAKAGI Kazuyosi, TAKAGI Naohumi 高位合成における繰り返し回数未決定ループに対する投機実行手法(動作合成(2),デザインガイア2012-VLSI設計の新しい大地-) 高位合成における繰り返し回数未決定ループに対する投機実行手法(動作合成(2),デザインガイア2012-VLSI設計の新しい大地-) A Speculative Execution Method for Indefinite Loops in High Level Synthesis Technical report of IEICE. VLD,112,320,99-104 2012/11/19 Japanese Summary of the papers read (national conference and other science council) Disclose to all
彭 析竹, 島村 泰浩, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 彭 析竹, 島村 泰浩, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Peng Xizhu, Shimamura Yasuhiro, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-14 ISTEC 10kA/cm^2Nbプロセスを用いた単一磁束量子半精度浮動小数点乗算器の動作実証(C-8. 超伝導エレクトロニクス,一般セッション) C-8-14 ISTEC 10kA/cm^2Nbプロセスを用いた単一磁束量子半精度浮動小数点乗算器の動作実証(C-8. 超伝導エレクトロニクス,一般セッション) C-8-14 Demonstration of SFQ Half-Precision Floating-Point Multiplier using 10 kA/cm^2 Nb Process Proceedings of the Society Conference of IEICE,2012,2 2012/08/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
加藤 泰一, 日名子 和也, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 加藤 泰一, 日名子 和也, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Kato Taiichi, Hinago Kazuya, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-13 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器の測定と評価(C-8. 超伝導エレクトロニクス,一般セッション) C-8-13 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器の測定と評価(C-8. 超伝導エレクトロニクス,一般セッション) C-8-13 Measurement and Test of an SFQ half-precision floating-point adder using the 10 kA/cm^2 Nb process Proceedings of the Society Conference of IEICE,2012,2 2012/08/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
川口 隆広, 高木 一義, 高木 直史 川口 隆広, 高木 一義, 高木 直史 KAWAGUCHI Takahiro, TAKAGI Kazuyoshi, TAKAGI Naofumi C-8-11 同期クロック方式のSFQ回路の静的タイミング解析手法(C-8. 超伝導エレクトロニクス,一般セッション) C-8-11 同期クロック方式のSFQ回路の静的タイミング解析手法(C-8. 超伝導エレクトロニクス,一般セッション) C-8-11 A Method for Timing Analysis of Synchronous-Clocking Single-Flux-Quantum Circuit Proceedings of the Society Conference of IEICE,2012,2 2012/08/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
大桃 由起雄, 成瀬 遥平, 鬼頭 信貴, 高木 直史, 高木 一義 大桃 由起雄, 成瀬 遥平, 鬼頭 信貴, 高木 直史, 高木 一義 OHMOMO Yukio, NARUSE Yohei, KITO Nobutaka, TAKAGI Naofumi, TAKAGI Kazuyoshi SFQ回路を用いたビットスライス浮動小数点加算器(信号処理基盤技術及びその応用,一般) SFQ回路を用いたビットスライス浮動小数点加算器(信号処理基盤技術及びその応用,一般) SFQ Bit-Slice Floating Point Adder Technical report of IEICE. SCE,112,138,13-17 2012/07/12 Japanese Summary of the papers read (national conference and other science council) Disclose to all
大野 真司, 高木 一義, 高木 直史 大野 真司, 高木 一義, 高木 直史 Ohno Shinji, Takagi Kazuyoshi, Takagi Naofumi A-3-5 高位合成における配列アクセス順序最適化によるループ並列化(A-3.VLSI設計技術,一般セッション) A-3-5 高位合成における配列アクセス順序最適化によるループ並列化(A-3.VLSI設計技術,一般セッション) A-3-5 Loop Parallelization Exploiting Array Access Ordering in High-Level Synthesis Proceedings of the IEICE General Conference,2012 2012/03/06 Japanese Summary of the papers read (national conference and other science council) Disclose to all
成瀬 遥平, 鬼頭 信貴, 高木 一義, 高木 直史 成瀬 遥平, 鬼頭 信貴, 高木 一義, 高木 直史 Naruse Yohei, Kito Nobutaka, Takagi Kazuyoshi, Takagi Naofumi C-8-14 SFQ回路におけるJTLとPTL混合配線のための回路分割手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-14 SFQ回路におけるJTLとPTL混合配線のための回路分割手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-14 Circuit Partitioning Method for Routing of SFQ circuits Proceedings of the IEICE General Conference,2012,2 2012/03/06 Japanese Summary of the papers read (national conference and other science council) Disclose to all
加藤 泰一, 島村 泰浩, 日名子 和也, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 加藤 泰一, 島村 泰浩, 日名子 和也, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Kato Taiichi, Shimamura Yasuhiro, Hinago Kazuya, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-10 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器の設計と測定評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器の設計と測定評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 Design and Test of an SFQ half-precision floating-point adder using the 10 kA/cm^2 Nb process Proceedings of the IEICE General Conference,2012,2 2012/03/06 Japanese Summary of the papers read (national conference and other science council) Disclose to all
川口 隆広, 高木 一義, 高木 直史 川口 隆広, 高木 一義, 高木 直史 KAWAGUCHI Takahiro, TAKAGI Kazuyoshi, TAKAGI Naofumi 単一磁束量子回路の設計検証のための時刻付き論理式の等価性判定手法(回路/システム設計,システムオンシリコンを支える設計技術) 単一磁束量子回路の設計検証のための時刻付き論理式の等価性判定手法(回路/システム設計,システムオンシリコンを支える設計技術) Equivalence checking method of timed logic formulae for verification of single-flux-quantum circuit Technical report of IEICE. VLD,111,450,91-96 2012/02/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
大野 真司, 高木 一義, 高木 直史 大野 真司, 高木 一義, 高木 直史 OHNO Shinji, TAKAGI Kazuyoshi, TAKAGI Naofumi 高位合成における潜在的並列性を利用した投機実行に基づくCDFG変換(動作レベル設計と配線手法,システムオンシリコンを支える設計技術) 高位合成における潜在的並列性を利用した投機実行に基づくCDFG変換(動作レベル設計と配線手法,システムオンシリコンを支える設計技術) CDFG Transformation Based on Speculation Exploiting Implicit Parallelism in Behavioral Synthesis Technical report of IEICE. VLD,111,450,55-60 2012/02/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
永沢 秀一, 日野出 憲治, 佐藤 哲朗, 日高 睦夫, 藤巻 朗, 赤池 宏之, 吉川 信行, 高木 一義, 高木 直史 永沢 秀一, 日野出 憲治, 佐藤 哲朗, 日高 睦夫, 藤巻 朗, 赤池 宏之, 吉川 信行, 高木 一義, 高木 直史 NAGASAWA Shuichi, HINODE Kenji, SATOH Tetsuro, HIDAKA Mutsuo, FUJIMAKI Akira, AKAIKE Hiroyuki, YOSHIKAWA Yoshiyuki, TAKAGI Kazuyoshi, TAKAGI Naofumi 大規模SFQ回路のためのNb多層アドパンストプロセスの開発(超伝導エレクトロニクス基盤技術及び一般) 大規模SFQ回路のためのNb多層アドパンストプロセスの開発(超伝導エレクトロニクス基盤技術及び一般) Development of Nb Multi-layer Advanced Process for Large-scale SFQ circuits Technical report of IEICE. SCE,111,230,37-42 2011/10/05 Japanese Summary of the papers read (national conference and other science council) Disclose to all
川口 隆広, 高木 一義, 高木 直史 川口 隆広, 高木 一義, 高木 直史 KAWAGUCHI Takahiro, TAKAGI Kazuyoshi, TAKAGI Naofumi C-8-4 SFQ論理回路からの時刻付き論理式の抽出手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-4 SFQ論理回路からの時刻付き論理式の抽出手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-4 A Method for Extraction of Timed Logic Formula from SFQ Logic Circuits Proceedings of the Society Conference of IEICE,2011,2 2011/08/30 Japanese Summary of the papers read (national conference and other science council) Disclose to all
島村 泰浩, 日名子 和也, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 島村 泰浩, 日名子 和也, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Shimamura Yasuhiro, Hinago Kazuya, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-3 ISTEC 10kA/cm^2 Nbプロセスを用いた単一磁束量浮動小数点乗算器内のクロック供給法の改善と評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-3 ISTEC 10kA/cm^2 Nbプロセスを用いた単一磁束量浮動小数点乗算器内のクロック供給法の改善と評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-3 Improvement and Tests of Clock Distribution Methods for Floating-Point Multiplier using ISTEC 10 kA/cm^2 Nb Process Proceedings of the Society Conference of IEICE,2011,2 2011/08/30 Japanese Summary of the papers read (national conference and other science council) Disclose to all
永沢 秀一, 日野出 憲治, 佐藤 哲朗, 日高 睦夫, 藤巻 朗, 赤池 宏之, 吉川 信行, 高木 一義, 高木 直史 永沢 秀一, 日野出 憲治, 佐藤 哲朗, 日高 睦夫, 藤巻 朗, 赤池 宏之, 吉川 信行, 高木 一義, 高木 直史 Nagasawa S., Hinode K., Satoh T., Hidaka M., Fujimaki A., Akaike H., Yoshikawa N., Takagi K., Takagi N. C-8-1 Nb-9層アドバンストプロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-1 Nb-9層アドバンストプロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-1 Measurements of Shift Registers Fabricated by Nb 9-layer Advanced Process Proceedings of the Society Conference of IEICE,2011,2 2011/08/30 Japanese Summary of the papers read (national conference and other science council) Disclose to all
鬼頭 信貴, 高木 一義, 高木 直史 鬼頭 信貴, 高木 一義, 高木 直史 鬼頭 信貴, 高木 一義, 高木 直史 単一磁束量子論理回路のためのタイミング故障のモデル化とテスト手法の検討 (システムLSI設計技術(SLDM) Vol.2011-SLDM-149) 単一磁束量子論理回路のためのタイミング故障のモデル化とテスト手法の検討 (システムLSI設計技術(SLDM) Vol.2011-SLDM-149) Modeling of Timing Faults and Test Generation for Single Flux Quantum Logic Circuits 情報処理学会研究報告,2010,6 2011/04 Japanese Summary of the papers read (national conference and other science council) Disclose to all
島崎 亮, 中村 一博, 高木 一義 島崎 亮, 中村 一博, 高木 一義 島崎 亮, 中村 一博, 高木 一義 多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路 (コンピュータシステム) 多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路 (コンピュータシステム) Memory efficient VLSI architecture of output probability and likelihood score computations for HMM-based word recognition using multiple fast store-based block parallel processing IEICE technical report,110,473,225-230 2011/03/18 Japanese Summary of the papers read (national conference and other science council) Disclose to all
鬼頭 信貴, 高木 一義, 高木 直史 鬼頭 信貴, 高木 一義, 高木 直史 KITO Nobutaka, TAKAGI Kazuyoshi, TAKAGI Naofumi 単一磁束量子論理回路のためのタイミング故障のモデル化とテスト手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2011) 単一磁束量子論理回路のためのタイミング故障のモデル化とテスト手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2011) Modeling of Timing Faults and Test Generation for Single Flux Quantum Logic Circuits IEICE technical report. Computer systems,110,473,51-56 2011/03/11 Japanese Summary of the papers read (national conference and other science council) Disclose to all
島崎 亮, 中村 一博, 高木 一義, 高木 直史 島崎 亮, 中村 一博, 高木 一義, 高木 直史 島崎 亮, 中村 一博, 高木 一義, 高木 直史 多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路 多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路 Memory Efficient VLSI Architecture of Output Probability and Likelihood Score Computations for HMM-based Word Recognition Using Multiple Fast Store-based Block Parallel Processing 研究報告システムLSI設計技術(SLDM),2011,38,1-6 2011/03/11 Japanese Disclose to all
日高 一輝, 高木 一義, 高木 直史 日高 一輝, 高木 一義, 高木 直史 Hidaka Kazuki, Takagi Kazuyoshi, Takagi Naofumi C-8-17 単一磁束量子回路のためのマルチサイクルパスを考慮した遅延素子削減手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-17 単一磁束量子回路のためのマルチサイクルパスを考慮した遅延素子削減手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-17 A REDUCTION METHOD OF DELAY ELEMENTS CONSIDERING MULTI-CYCLE PATHS FOR SINGLE FLUX QUANTUM CIRCUITS Proceedings of the IEICE General Conference,2011,2 2011/02/28 Japanese Disclose to all
鬼頭 信貴, 高木 一義, 高木 直史 鬼頭 信貴, 高木 一義, 高木 直史 Kito Nobutaka, Takagi Kazuyoshi, Takagi Naofumi C-8-16 SFQ論理回路のタイミング明示化表現法と論理シミュレーション(C-8.超伝導エレクトロニクス,一般セッション) C-8-16 SFQ論理回路のタイミング明示化表現法と論理シミュレーション(C-8.超伝導エレクトロニクス,一般セッション) C-8-16 An expression of signal timing and logic simulation for SFQ logic circuits Proceedings of the IEICE General Conference,2011,2 2011/02/28 Japanese Disclose to all
川口 隆広, 高木 一義, 田中 雅光, 高木 直史 川口 隆広, 高木 一義, 田中 雅光, 高木 直史 KAWAGUCHI Takahiro, TAKAGI Kazuyoshi, TANAKA Masamitsu, TAKAGI Naofumi C-8-15 クロック入力が不要な論理ゲートを用いたSFQ論理回路の構成法(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 クロック入力が不要な論理ゲートを用いたSFQ論理回路の構成法(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 A Design Method of SFQ Circuits using Logic Gates without Clock Inputs Proceedings of the IEICE General Conference,2011,2 2011/02/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Shimamura Yasuhiro, Kainuma Toshiki, Miyaoka Fumishige, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-12 ISTEC 10 kA/cm^2 Nbプロセスを用いた単一磁束量子浮動小数点乗算器の改良と動作評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-12 ISTEC 10 kA/cm^2 Nbプロセスを用いた単一磁束量子浮動小数点乗算器の改良と動作評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-12 Improvement and Tests of Floating-Point Multiplier using ISTEC 10 kA/cm^2 Nb Process Proceedings of the IEICE General Conference,2011,2 2011/02/28 Japanese Summary of the papers read (national conference and other science council) Disclose to all
尾野 紀博, 中村 一博, 高木 一義, 高木 直史 尾野 紀博, 中村 一博, 高木 一義, 高木 直史 ONO Norihiro, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi 二段階検証による順序回路の限定モデル検査の高速化手法(論理設計2,システムオンシリコンを支える設計技術) 二段階検証による順序回路の限定モデル検査の高速化手法(論理設計2,システムオンシリコンを支える設計技術) Acceralation of Bounded Model Checking for Sequential Circuits with Two-phase Verification Technical report of IEICE. VLD,110,432,159-164 2011/02/23 Japanese Disclose to all
竹島 将太, 高木 一義, 田中 雅光, 高木 直史 竹島 将太, 高木 一義, 田中 雅光, 高木 直史 TAKESHIMA Shota, TAKAGI Kazuyoshi, TANAKA Masamitsu, TAKAGI Naofumi 多層配線単一磁束量子回路のための遅延余裕割り当てに基づく配線順序を考慮した配線手法(物理設計,システムオンシリコンを支える設計技術) 多層配線単一磁束量子回路のための遅延余裕割り当てに基づく配線順序を考慮した配線手法(物理設計,システムオンシリコンを支える設計技術) A Routing Method for Multi-layer Single Flux Quantum Circuits with Wire Ordering based on Slack Allocation Technical report of IEICE. VLD,110,432,123-128 2011/02/23 Japanese Disclose to all
中村 一博, 高木 一義, 高木 直史 中村 一博, 高木 一義, 高木 直史 中村 一博, 高木 一義, 高木 直史 投票高々1衝突化手法を用いた小面積画素並列ハフ変換回路の設計 (VLSI設計技術) 投票高々1衝突化手法を用いた小面積画素並列ハフ変換回路の設計 (VLSI設計技術) Memory efficient pixel-parallel Hough transform circuit using collision-at-most-one and localized voting space access IEICE technical report,110,316,85-90 2010/11/29 Japanese Disclose to all
田中 雅光, 高木 一義, 藤巻 朗 田中 雅光, 高木 一義, 藤巻 朗 Tanaka Masamitsu, Takagi Kazuyoshi, Fujimaki Akira C-8-16 大規模単一磁束量子回路向け動的消費エネルギ計算ツールの検討(C-8.超伝導エレクトロニクス,一般セッション) C-8-16 大規模単一磁束量子回路向け動的消費エネルギ計算ツールの検討(C-8.超伝導エレクトロニクス,一般セッション) C-8-16 Investigation on Calculation Tool of Dynamic Energy for Large-scale Single-flux-quantum Circuits Proceedings of the Society Conference of IEICE,2010,2 2010/08/31 Japanese Disclose to all
島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Shimamura Yasuhiro, Kainuma Toshiki, Miyaoka Fumishige, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-15 10kA/cm^2Nb Processを用いたSFQ浮動小数点乗算器コンポーネント回路の動作評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 10kA/cm^2Nb Processを用いたSFQ浮動小数点乗算器コンポーネント回路の動作評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 Components Tests of SFQ Floating-Point Multipliers Using 10kA/cm^2Nb Advanced Process Proceedings of the Society Conference of IEICE,2010,2 2010/08/31 Japanese Disclose to all
貝沼 世樹, 島村 泰浩, 宮岡 史滋, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 貝沼 世樹, 島村 泰浩, 宮岡 史滋, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史, 永沢 秀一 Kainuma Toshiki, Shimamura Yasuhiro, Miyaoka Fumishige, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Nagasawa Shuichi C-8-14 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器のコンポーネント回路の動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-14 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器のコンポーネント回路の動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-14 Demonstration of component circuits of an SFQ half-precision floating-point adder using the 10kA/cm^2Nb process Proceedings of the Society Conference of IEICE,2010,2 2010/08/31 Japanese Disclose to all
島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史 島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 一義, 高木 直史 Shimamura Yasuhiro, Kainuma Toshiki, Miyaoka Fumishige, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi 10kA/cm^2Nb Processを用いたSFQ浮動小数点乗算器の50GHzでの動作評価(信号処理基盤技術及びその応用,一般) 10kA/cm^2Nb Processを用いたSFQ浮動小数点乗算器の50GHzでの動作評価(信号処理基盤技術及びその応用,一般) 50 GHz Tests of SFQ Floating-Point Multipliers Using 10 kA/cm^2 Nb Advanced Process Technical report of IEICE. SCE,110,139,47-52 2010/07/15 Japanese Disclose to all
田中 雅光, 赤池 宏之, 藤巻 朗, 高木 一義, 吉川 信行, 永沢 秀一, 高木 直史 田中 雅光, 赤池 宏之, 藤巻 朗, 高木 一義, 吉川 信行, 永沢 秀一, 高木 直史 Tanaka Masamitsu, Akaike Hiroyuki, Fujimaki Akira, Takagi Kazuyoshi, Yoshikawa Nobuyuki, Nagasawa Shuichi, Takagi Naofumi バイアス電源の高電圧化による単一磁束量子回路の高速化の検討(信号処理基盤技術及びその応用,一般) バイアス電源の高電圧化による単一磁束量子回路の高速化の検討(信号処理基盤技術及びその応用,一般) Investigation to Speed Up Single-flux-quantum Circuits by Applying Higher Bias Voltage Technical report of IEICE. SCE,110,139,37-40 2010/07/15 Japanese Disclose to all
鬼頭 信貴, 田中 雅光, 高木 一義, 高木 直史 鬼頭 信貴, 田中 雅光, 高木 一義, 高木 直史 KITO Nobutaka, TANAKA Masamitsu, TAKAGI Kazuyoshi, TAKAGI Naofumi 単一磁束量子論理回路のための故障モデルとテストパターン生成手法の検討(信号処理基盤技術及びその応用,一般) 単一磁束量子論理回路のための故障モデルとテストパターン生成手法の検討(信号処理基盤技術及びその応用,一般) Fault Modeling and Test Generation for Single Flux Quantum Logic Circuits Technical report of IEICE. SCE,110,139,31-35 2010/07/15 Japanese Disclose to all
島崎 亮, 中村 一博, 山本 正俊, 高木 一義, 高木 直史 島崎 亮, 中村 一博, 山本 正俊, 高木 一義, 高木 直史 SHIMAZAKI RYO, NAKAMURA KAZUHIRO, YAMAMOTO MASATOSHI, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法 A Fast VLSI Architecture of Output Probability Computations and Viterbi Scorer for HMM-Based Recognition Systems with Store-Based Block Parallel Processing 研究報告システムLSI設計技術(SLDM),2010,8,1-8 2010/03/19 English Disclose to all
尾野 紀博, 中村 一博, 高木 一義, 高木 直史 尾野 紀博, 中村 一博, 高木 一義, 高木 直史 ONO Norihiro, Nakamura KAZUHIRO, TAKAGI Kazuyoshi, TAKAGI Naofumi 順序回路の形式的検証におけるフォールスネガティブ削減のための回路変換(システム設計・高位論理設計,システムオンシリコンを支える設計技術) 順序回路の形式的検証におけるフォールスネガティブ削減のための回路変換(システム設計・高位論理設計,システムオンシリコンを支える設計技術) Circuit conversion for reducing false negatives on formal verification of sequential circuit Technical report of IEICE. VLD,109,462,157-162 2010/03/03 Japanese Disclose to all
川島 裕崇, 中村 一博, 高木 一義, 高木 直史 川島 裕崇, 中村 一博, 高木 一義, 高木 直史 KAWASHIMA Hirotaka, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi セル遅延モデルを用いた算術演算回路の信号遷移回数見積もり手法(システム設計・高位論理設計,システムオンシリコンを支える設計技術) セル遅延モデルを用いた算術演算回路の信号遷移回数見積もり手法(システム設計・高位論理設計,システムオンシリコンを支える設計技術) Estimating Signal Transition Frequency of Arithmetic Circuits Using Cell Delay Model Technical report of IEICE. VLD,109,462,151-156 2010/03/03 Japanese Disclose to all
大野 真司, 高木 一義, 高木 直史 大野 真司, 高木 一義, 高木 直史 OHNO Shinji, TAKAGI Kazuyoshi, TAKAGI Naofumi 加算器の平均スイッチングエネルギーの解析的評価(低電力設計と回路設計技術,システムオンシリコンを支える設計技術) 加算器の平均スイッチングエネルギーの解析的評価(低電力設計と回路設計技術,システムオンシリコンを支える設計技術) Analytical Evaluation of Average Switching Energy of Adders Technical report of IEICE. VLD,109,462,103-107 2010/03/03 Japanese Disclose to all
鳥居 洸佑, 中村 一博, 高木 一義, 高木 直史 鳥居 洸佑, 中村 一博, 高木 一義, 高木 直史 TORII Kousuke, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi A-3-1 Sequential SATの高速化のためのm-Trieを用いた時間フレームを跨いだ状態併合(A-3.VLSI設計技術,一般セッション) A-3-1 Sequential SATの高速化のためのm-Trieを用いた時間フレームを跨いだ状態併合(A-3.VLSI設計技術,一般セッション) A-3-1 Multi Time-frame State Reduction for Sequential SAT with m-Trie Proceedings of the IEICE General Conference,2010 2010/03/02 Japanese Disclose to all
島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 島村 泰浩, 貝沼 世樹, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 Shimamura Yasuhiro, Kainuma Toshiki, Miyaoka Fumishige, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi C-8-15 10kA/cm^2Nbアドバンスドプロセスを用いたSFQ半精度浮動小数点乗算器の設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 10kA/cm^2Nbアドバンスドプロセスを用いたSFQ半精度浮動小数点乗算器の設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-15 Design of an SFQ half-precision floating-point multiplier using the 10kA/cm^2 Nb process Proceedings of the IEICE General Conference,2010,2 2010/03/02 Japanese Disclose to all
田中 雅光, 高木 一義, 高木 直史 田中 雅光, 高木 一義, 高木 直史 Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi C-8-14 可変遅延素子を用いた単一磁束量子可変長シフトレジスタ(C-8.超伝導エレクトロニクス,一般セッション) C-8-14 可変遅延素子を用いた単一磁束量子可変長シフトレジスタ(C-8.超伝導エレクトロニクス,一般セッション) C-8-14 Single-flux-quantum Variable-length Shift-register Using Variable-delay Elements Proceedings of the IEICE General Conference,2010,2 2010/03/02 Japanese Disclose to all
島崎 亮, 中村 一博, 高木 一義, 高木 直史 島崎 亮, 中村 一博, 高木 一義, 高木 直史 SHIMAZAKI RYO, NAKAMURA KAZUHIRO, TAKAGI KAZUYOSHI, TAKAGI NAOFUMI TLDP法のパイプライン化による省メモリな連続単語音声認識回路 TLDP法のパイプライン化による省メモリな連続単語音声認識回路 Memory Efficient Pipelined TLDP Architecture for Connected Word Speech Recogntion 研究報告計算機アーキテクチャ(ARC),2010,11,1-6 2010/01/21 Japanese Disclose to all
貝沼 世樹, 島村 泰浩, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 貝沼 世樹, 島村 泰浩, 宮岡 史滋, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 Kainuma Toshiki, Shimamura Yasuhiro, Miyaoka Fumishige, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi Nbアドバンストプロセスを用いた単一磁束量子浮動小数点演算器の設計(ディジタル,一般) Nbアドバンストプロセスを用いた単一磁束量子浮動小数点演算器の設計(ディジタル,一般) Design of SFQ Floating-Point Units Using Nb Advanced Process Technical report of IEICE. SCE,109,236,13-18 2009/10/13 Japanese Disclose to all
佐藤 元紀, 田中 雅光, 高木 一義, 高木 直史 佐藤 元紀, 田中 雅光, 高木 一義, 高木 直史 SATO Motoki, TANAKA Masamitsu, TAKAGI Kazuyoshi, TAKAGI Naofumi パイプライン動作を考慮した単一磁束量子回路のための論理設計検証手法(ディジタル,一般) パイプライン動作を考慮した単一磁束量子回路のための論理設計検証手法(ディジタル,一般) A Logic Design Verification Method for SFQ Circuits Considering Pipeline Processing Behavior Technical report of IEICE. SCE,109,236,1-6 2009/10/13 Japanese Disclose to all
島崎 亮, 中村 一博, 中林 直生, 高木 一義, 高木 直史 島崎 亮, 中村 一博, 中林 直生, 高木 一義, 高木 直史 Shimazaki Ryo, Nakamura Kazuhiro, Nakabayashi Naoki, Takagi Kazuyoshi, Takagi Naofumi A-20-20 TLDP法の並列化による省メモリな連続単語音声認識回路(A-20. スマートインフォメディアシステム,一般セッション) A-20-20 TLDP法の並列化による省メモリな連続単語音声認識回路(A-20. スマートインフォメディアシステム,一般セッション) A-20-20 Memory Efficient Parallel Architecture for Connected Speech Recogntion Circuit Based on TLDP Proceedings of the Society Conference of IEICE,2009 2009/09/01 Japanese Disclose to all
貝沼 世樹, 朴 熙中, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 貝沼 世樹, 朴 熙中, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 Kainuma Toshiki, Park Hee-joung, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi C-8-5 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器のコンポーネント回路の設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-5 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器のコンポーネント回路の設計(C-8.超伝導エレクトロニクス,一般セッション) C-8-5 Design of component circuits of an SFQ half-precision floating-point adder using the 10kA/cm^2Nb process Proceedings of the Society Conference of IEICE,2009,2 2009/09/01 Japanese Disclose to all
田中 雅光, 高木 一義, 高木 直史 田中 雅光, 高木 一義, 高木 直史 Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi C-8-2 単一磁束量子回路による冗長2進表現を用いたシストリックシリアル指数計算回路(C-8.超伝導エレクトロニクス,一般セッション) C-8-2 単一磁束量子回路による冗長2進表現を用いたシストリックシリアル指数計算回路(C-8.超伝導エレクトロニクス,一般セッション) C-8-2 A Systolic Serial Exponential Function Computing Circuit Using the Signed-Digit Representation Based on the Single-Flux-Quantum Logic Proceedings of the Society Conference of IEICE,2009,2 2009/09/01 Japanese Disclose to all
佐藤 元紀, 田中 雅光, 高木 一義, 高木 直史 佐藤 元紀, 田中 雅光, 高木 一義, 高木 直史 Sato Motoki, Tanaka Masamitsu, Takagi Kazuyoshi, Takagi Naofumi C-8-1 単一磁束量子回路のためのパイプライン検証手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-1 単一磁束量子回路のためのパイプライン検証手法(C-8.超伝導エレクトロニクス,一般セッション) C-8-1 Verification Method of Pipeline Processing Behavior of SFQ Circuits Proceedings of the Society Conference of IEICE,2009,2 2009/09/01 Japanese Disclose to all
後藤 正之, 中村 一博, 高木 一義, 高木 直史 後藤 正之, 中村 一博, 高木 一義, 高木 直史 Goto Masayuki, Nakamura Kazuhiro, Takagi Kazuyoshi, Takagi Naofumi A-20-1 投票無衝突化と投票空間アクセス局所化による小面積画素並列ハフ変換回路(A-20.スマートインフォメディアシステム,一般セッション) A-20-1 投票無衝突化と投票空間アクセス局所化による小面積画素並列ハフ変換回路(A-20.スマートインフォメディアシステム,一般セッション) A-20-1 Memory Efficient Pixel-parallel Hough Transform Circuit Using Collision-free and Localized Voting Space Access Proceedings of the IEICE General Conference,2009 2009/03/04 Japanese Disclose to all
成瀬 智啓, 中村 一博, 高木 一義, 高木 直史 成瀬 智啓, 中村 一博, 高木 一義, 高木 直史 NARUSE Tomohiro, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi A-3-6 Sequential SATにおける時間フレームを跨いだ状態併合(A-3.VLSI設計技術,一般セッション) A-3-6 Sequential SATにおける時間フレームを跨いだ状態併合(A-3.VLSI設計技術,一般セッション) A-3-6 Multi Time-frame State Reduction for Sequential SAT Proceedings of the IEICE General Conference,2009 2009/03/04 Japanese Disclose to all
長瀬 哲也, 高木 一義, 高木 直史 長瀬 哲也, 高木 一義, 高木 直史 Nagase Tetsuya, Takagi Kazuyoshi, Takagi Naofumi DS-1-7 配線遅延を考慮した回路モデル上での算術演算の計算複雑さ(DS-1. COMP学生シンポジウム,シンポジウムセッション) DS-1-7 配線遅延を考慮した回路モデル上での算術演算の計算複雑さ(DS-1. COMP学生シンポジウム,シンポジウムセッション) DS-1-7 Computational Complexity of Arithmetic Operations on a Circuit Model Considering Wire Delay Proceedings of the IEICE General Conference,2009,1,"S-33"-"S-34" 2009/03/04 Japanese Disclose to all
伊藤 祐喜, 高木 一義, 高木 直史 伊藤 祐喜, 高木 一義, 高木 直史 Ito Yuki, Takagi Kazuyoshi, Takagi Naofumi C-8-13 SFQ回路のためのレイアウトを考慮したスキューのあるクロック木の構成法(C-8.超伝導エレクトロニクス,一般セッション) C-8-13 SFQ回路のためのレイアウトを考慮したスキューのあるクロック木の構成法(C-8.超伝導エレクトロニクス,一般セッション) C-8-13 A method for layout-driven skewed clock tree synthesis for SFQ Circuits Proceedings of the IEICE General Conference,2009,2 2009/03/04 Japanese Disclose to all
原 浩史, 小畑 幸嗣, 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 原 浩史, 小畑 幸嗣, 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 HARA Hiroshi, OBATA Kouji, PARK Heejoung, YAMANASHI Yuki, TAKETOMI Kazuhiro, YOSHIKAWA Nobuyuki, TANAKA Masamitsu, Ito Yuki, FUJIMAKI Akira, TAKAGI Naofumi, TAKAGI Kazuyoshi C-8-10 SFQ浮動小数点乗算器の同期化および動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 SFQ浮動小数点乗算器の同期化および動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-10 Synchronization and Demonstration of SFQ Floating Point Multiplier Proceedings of the IEICE General Conference,2009,2 2009/03/04 Japanese Disclose to all
貝沼 世樹, 朴 熙中, 武富 一博, 原 浩史, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 貝沼 世樹, 朴 熙中, 武富 一博, 原 浩史, 山梨 裕希, 吉川 信行, 藤巻 朗, 高木 直史, 高木 一義 Kainuma Toshiki, Park Hee-joung, Taketomi Kazuhiro, Hara Hiroshi, Yamanashi Yuki, Yoshikawa Nobuyuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi C-8-9 アドバンスドプロセスを用いたSFQ半精度浮動小数点加算器の高速化に関する検討(C-8.超伝導エレクトロニクス,一般セッション) C-8-9 アドバンスドプロセスを用いたSFQ半精度浮動小数点加算器の高速化に関する検討(C-8.超伝導エレクトロニクス,一般セッション) C-8-9 Study on high-speed operation of an SFQ half-precision floating-point adder using the advanced process Proceedings of the IEICE General Conference,2009,2 2009/03/04 Japanese Disclose to all
後藤 正之, 中村 一博, 高木 一義, 高木 直史 後藤 正之, 中村 一博, 高木 一義, 高木 直史 GOTO Masayuki, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi 投票無衝突化手法を用いた小面積画素並列ハフ変換回路(応用,組込技術とネットワークに関するワークショップETNET2009) 投票無衝突化手法を用いた小面積画素並列ハフ変換回路(応用,組込技術とネットワークに関するワークショップETNET2009) Memory Efficient Pixel-parallel Hough Transform Circuit Using Collision-free Voting Memory Access IEICE technical report. Computer systems,108,463,79-84 2009/02/26 Japanese Disclose to all
長瀬 哲也, 高木 一義, 高木 直史 長瀬 哲也, 高木 一義, 高木 直史 NAGASE Tetsuya, TAKAGI Kazuyoshi, TAKAGI Naofumi 配線遅延を考慮した回路モデル上での加算及び乗算の計算複雑さ 配線遅延を考慮した回路モデル上での加算及び乗算の計算複雑さ Computational Complexity of Addition and Multiplication on a Circuit Model Considering Wire Delay IPSJ SIG Notes,2009,18,57-64 2009/02/26 Japanese Disclose to all
長瀬 哲也, 高木 一義, 高木 直史 長瀬 哲也, 高木 一義, 高木 直史 NAGASE Tetsuya, TAKAGI Kazuyoshi, TAKAGI Naofumi 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価(システムレベル設計,デザインガイア2008-VLSI設計の新しい大地) 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価(システムレベル設計,デザインガイア2008-VLSI設計の新しい大地) Evaluation of Hardware Algorithms on a Circuit Model Considering Wire Delay Technical report of IEICE. VLD,108,298,103-108 2008/11/10 Japanese Disclose to all
田中 雅光, 小畑 幸嗣, 高木 一義, 高木 直史, 吉川 信行 田中 雅光, 小畑 幸嗣, 高木 一義, 高木 直史, 吉川 信行 TANAKA Masamitsu, OBATA Koji, TAKAGI Kazuyoshi, TAKAGI Naofumi, YOSHIKAWA Nobuyuki 再構成可能なデータパスに向けた単一磁束量浮動小数点除算器の実証(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般) 再構成可能なデータパスに向けた単一磁束量浮動小数点除算器の実証(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般) Demonstration of a Single-Flux-Quantum Floating-Point Divider for the Reconfigurable Data-path Technical report of IEICE. SCE,108,268,29-33 2008/10/23 Japanese Disclose to all
竹島 将太, 田中 雅光, 高木 一義, 高木 直史 竹島 将太, 田中 雅光, 高木 一義, 高木 直史 TAKESHIMA Shota, TANAKA Masamitsu, TAKAGI Kazuyoshi, TAKAGI Naofumi 多層配線単一磁束量子回路のための自動配線手法(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般) 多層配線単一磁束量子回路のための自動配線手法(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般) Automated Routing Method for Multi-Layer SFQ Circuits Technical report of IEICE. SCE,108,268,39-44 2008/10/23 Japanese Disclose to all
藤原 完, 永沢 秀一, 日高 睦夫, 吉川 信行, 田中 雅光, 赤池 宏之, 藤巻 朗, 高木 一義, 高木 直史 藤原 完, 永沢 秀一, 日高 睦夫, 吉川 信行, 田中 雅光, 赤池 宏之, 藤巻 朗, 高木 一義, 高木 直史 Fujiwara Kan, Nagasawa Shuichi, Hidaka Mutsuo, Yoshikawa Nobuyuki, Tanaka Masamitsu, Akaike Hiroyuki, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi Nb多層デバイス構造用セルライブラリに向けた最適なモート構造の検討(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般) Nb多層デバイス構造用セルライブラリに向けた最適なモート構造の検討(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般) Research of Effective Moats for Nb Multi-Layer Device Structure Technical report of IEICE. SCE,108,268,51-56 2008/10/23 Japanese Disclose to all
田中 雅光, 小畑 幸嗣, 伊藤 祐喜, 竹島 将太, 佐藤 元紀, 高木 一義, 高木 直史, 赤池 宏之, 藤巻 朗 田中 雅光, 小畑 幸嗣, 伊藤 祐喜, 竹島 将太, 佐藤 元紀, 高木 一義, 高木 直史, 赤池 宏之, 藤巻 朗 Tanaka Masamitsu, Obata Koji, Ito Yuki, Takeshima Shota, Satoh Motoki, Takagi Kazuyoshi, Takagi Naofumi, Akaike Hiroyuki, Fujimaki Akira C-8-9 A^*アルゴリズムに基づく単一磁束量子回路受動線路配線ツールの実装と評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-9 A^*アルゴリズムに基づく単一磁束量子回路受動線路配線ツールの実装と評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-9 Implementation and Evaluation of a Wire Routing Tool Using Passive Transmission Lines for the Single-Flux-Quantum Circuits Based on the A^* Algorithm Proceedings of the Society Conference of IEICE,2008,2 2008/09/02 Japanese Disclose to all
原 浩史, 小畑 幸嗣, 朴 煕中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 原 浩史, 小畑 幸嗣, 朴 煕中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 HARA Hiroshi, OBATA Kouji, PARK Heejoung, YAMANASHI Yuki, TAKETOMI Kazuhiro, YOSHIKAWA Nobuyuki, TANAKA Masamitsu, Ito Yuki, FUJIMAKI Akira, TAKAGI Naofumi, TAKAGI Kazuyoshi C-8-12 SFQ半精度浮動小数点乗算器の試作と動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-12 SFQ半精度浮動小数点乗算器の試作と動作実証(C-8.超伝導エレクトロニクス,一般セッション) C-8-12 Design and Demonstration of SFQ Half-Precision Floating Point Multiplier Proceedings of the Society Conference of IEICE,2008,2 2008/09/02 Japanese Disclose to all
永沢 秀一, 佐藤 哲朗, 日野出 憲治, 北川 佳廣, 日高 睦夫, 藤巻 朗, 赤池 宏之, 高木 一義, 高木 直史, 吉川 信行 永沢 秀一, 佐藤 哲朗, 日野出 憲治, 北川 佳廣, 日高 睦夫, 藤巻 朗, 赤池 宏之, 高木 一義, 高木 直史, 吉川 信行 Nagasawa S., Satoh T., Hinode K., Kitagawa Y., Hidaka M., Fujimaki A., Akaike H., Takagi K., Takagi N., Yoshikawa N. C-8-13 Nb多層プロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-13 Nb多層プロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション) C-8-13 Measurements of Shift Registers Fabricated by Nb Multi-layer Fabrication Process Proceedings of the Society Conference of IEICE,2008,2 2008/09/02 Japanese Disclose to all
川島 裕崇, 柴岡 雅之, 高木 直史, 高木 一義 川島 裕崇, 柴岡 雅之, 高木 直史, 高木 一義 KAWASHIMA Hirotaka, SHIBAOKA Masayuki, TAKAGI Naofumi, TAKAGI Kazuyoshi Karatsubaアルゴリズムに基づく小面積乗算器(VLSI設計技術とCAD) Karatsubaアルゴリズムに基づく小面積乗算器(VLSI設計技術とCAD) Reduced Area Multipliers Based on Karatsuba Algorithm The Transactions of the Institute of Electronics, Information and Communication Engineers. A,91,7,707-715 2008/07/01 Japanese Disclose to all
後藤 正之, 中村 一博, 浅田 啓一, 高木 一義, 高木 直史 後藤 正之, 中村 一博, 浅田 啓一, 高木 一義, 高木 直史 GOTO Masayuki, NAKAMURA Kazuhiro, ASADA Yoshikazu, TAKAGI Kazuyoshi, TAKAGI Naofumi 投票メモリへのアクセスを局所化した並列ハフ変換回路の構成法(応用,組込技術とネットワークに関するワークショップETNET2008) 投票メモリへのアクセスを局所化した並列ハフ変換回路の構成法(応用,組込技術とネットワークに関するワークショップETNET2008) A VLSI Architecture of Parallel Hough Transform with Localized Voting Space Access IEICE technical report. Computer systems,107,558,79-84 2008/03/20 Japanese Disclose to all
田中 雅光, 小畑 幸嗣, 高木 一義, 高木 直史 田中 雅光, 小畑 幸嗣, 高木 一義, 高木 直史 Tanaka Masamitsu, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi C-8-22 単一磁束量子回路のフロアプラン設計支援に向けた配線遅延時間の推定(C-8. 超伝導エレクトロニクス,一般セッション) C-8-22 単一磁束量子回路のフロアプラン設計支援に向けた配線遅延時間の推定(C-8. 超伝導エレクトロニクス,一般セッション) C-8-22 Estimation of the Interconnect Delay Times toward a Design Aid for Floor-planning of Single-flux-quantum Circuits Proceedings of the IEICE General Conference,2008,2 2008/03/05 Japanese Disclose to all
原 浩史, 小畑 幸嗣, 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 原 浩史, 小畑 幸嗣, 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 HARA Hiroshi, OBATA Kouji, PARK Heejoung, YAMANASHI Yuki, TAKETOMI Kazuhiro, YOSHIKAWA Nobuyuki, TANAKA Masamitsu, Ito Yuki, FUJIMAKI Akira, TAKAGI Naofumi, TAKAGI Kazuyoshi C-8-18 SFQ半精度浮動小数点乗算器の設計と試作(C-8. 超伝導エレクトロニクス,一般セッション) C-8-18 SFQ半精度浮動小数点乗算器の設計と試作(C-8. 超伝導エレクトロニクス,一般セッション) C-8-18 Design and Implement of SFQ Half-precision Floating Point Multiplier Proceedings of the IEICE General Conference,2008,2 2008/03/05 Japanese Disclose to all
永沢 秀一, 佐藤 哲朗, 日野出 憲治, 北川 佳廣, 日高 睦夫, 藤巻 朗, 赤池 宏之, 高木 一義, 高木 直史, 吉川 信行 永沢 秀一, 佐藤 哲朗, 日野出 憲治, 北川 佳廣, 日高 睦夫, 藤巻 朗, 赤池 宏之, 高木 一義, 高木 直史, 吉川 信行 Nagasawa S., Satoh T., Hinode K., Kitagawa Y., Hidaka M., Fujimaki A., Akaike H., Takagi K., Takagi N., Yoshikawa N. C-8-7 超伝導SFQ回路のための新Nb多層プロセス(C-8. 超伝導エレクトロニクス,一般セッション) C-8-7 超伝導SFQ回路のための新Nb多層プロセス(C-8. 超伝導エレクトロニクス,一般セッション) C-8-7 New Nb Multi-layer Fabrication Process for Superconducting SFQ Circuits Proceedings of the IEICE General Conference,2008,2 2008/03/05 Japanese Disclose to all
原 浩史, 小畑 幸嗣, 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 原 浩史, 小畑 幸嗣, 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 HARA Hiroshi, OBATA Kouji, PARK Heejoung, YAMANASHI Yuki, TAKETOMI Kazuhiro, YOSHIKAWA Nobuyuki, TANAKA Masamitsu, Ito Yuki, FUJIMAKI Akira, TAKAGI Naofumi, TAKAGI Kazuyoshi SFQ半精度浮動小数点乗算器の設計と試作(デジタル,一般) SFQ半精度浮動小数点乗算器の設計と試作(デジタル,一般) Design and Implement of SFQ Half-Precision Floating-Point Multiplier Technical report of IEICE. SCE,107,458,41-45 2008/01/18 Japanese Disclose to all
朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 小畑 幸嗣, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 朴 熙中, 山梨 裕希, 武富 一博, 吉川 信行, 田中 雅光, 小畑 幸嗣, 伊藤 祐喜, 藤巻 朗, 高木 直史, 高木 一義 Park Heejoung, Yamanashi Yuki, Taketomi Kazuhiro, Yoshikawa Nobuyuki, Tanaka Masamitsu, Obata Koji, Itou Yuki, Fujimaki Akira, Takagi Naofumi, Takagi Kazuyoshi SFQ半精度浮動小数点加算器の設計と試作(デジタル,一般) SFQ半精度浮動小数点加算器の設計と試作(デジタル,一般) Design and Implementation of the SFQ Half-Precision Floating Point Adder Technical report of IEICE. SCE,107,458,35-40 2008/01/18 Japanese Disclose to all
長瀬 哲也, 高木 一義, 高木 直史 長瀬 哲也, 高木 一義, 高木 直史 NAGASE Tetsuya, TAKAGI Kazuyoshi, TAKAGI Naofumi 配線遅延を考慮したハードウェアアルゴリズムの評価 配線遅延を考慮したハードウェアアルゴリズムの評価 Evaluation of Hardware Algorithm Considering Wire Delay IEICE technical report. Theoretical foundations of Computing,107,390,23-28 2007/12/07 Japanese Disclose to all
川島 裕崇, 中村 一博, 高木 直史, 高木 一義 川島 裕崇, 中村 一博, 高木 直史, 高木 一義 KAWASHIMA Hirotaka, NAKAMURA Kazuhiro, TAKAGI Naofumi, TAKAGI Kazuyoshi 部分積加算における信号遷移回数の削減による配列型乗算器の低消費エネルギー化設計(消費電力2,デザインガイア2007-VLSI設計の新しい大地を考える研究会-) 部分積加算における信号遷移回数の削減による配列型乗算器の低消費エネルギー化設計(消費電力2,デザインガイア2007-VLSI設計の新しい大地を考える研究会-) Design of Low Energy Array Multipliers by Reducing Signal Transitions in Partial Product Accumulators Technical report of IEICE. VLD,107,335,31-36 2007/11/14 Japanese Disclose to all
小畑 幸嗣, 古田 卓也, 高木 一義, 高木 直史 小畑 幸嗣, 古田 卓也, 高木 一義, 高木 直史 Obata Koji, Furuta Takuya, Takagi Kazuyoshi, Takagi Naofumi C-8-10 シストリックアーキテクチャに基づく高スループットSFQビットシリアル浮動小数点乗算器(C-8.超伝導エレクトロニクス,一般講演) C-8-10 シストリックアーキテクチャに基づく高スループットSFQビットシリアル浮動小数点乗算器(C-8.超伝導エレクトロニクス,一般講演) C-8-10 A High-Throughput SFQ Bit-Serial Floating-Point Multiplier Based on Systolic Architecture Proceedings of the Society Conference of IEICE,2007,2 2007/08/29 Japanese Disclose to all
田中 雅光, 小畑 幸嗣, 高木 一義, 高木 直史 田中 雅光, 小畑 幸嗣, 高木 一義, 高木 直史 Tanaka Masamitsu, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi C-8-9 単一磁束量子回路による冗長2進表現を用いたシストリック開平器の設計(C-8.超伝導エレクトロニクス,一般講演) C-8-9 単一磁束量子回路による冗長2進表現を用いたシストリック開平器の設計(C-8.超伝導エレクトロニクス,一般講演) C-8-9 Design of a Systolic Square Rooter Using the Signed-Digit Representation Based on the Single-Flux-Quantum Logic Proceedings of the Society Conference of IEICE,2007,2 2007/08/29 Japanese Disclose to all
中村 一博, 高木 一義, 高木 直史 中村 一博, 高木 一義, 高木 直史 Nakamura Kazuhiro, Takagi Kazuyoshi, Takagi Naofumi A-3-8 順序回路の形式的検証のための1-hotカウンタ検出手法(A-3.VLSI設計技術,一般講演) A-3-8 順序回路の形式的検証のための1-hotカウンタ検出手法(A-3.VLSI設計技術,一般講演) A-3-8 Detection Method of 1-hot Counters for Formal Verification of Sequential Circuits Proceedings of the Society Conference of IEICE,2007 2007/08/29 Japanese Disclose to all
中村 一博, 成瀬 智啓, 高木 一義, 高木 直史 中村 一博, 成瀬 智啓, 高木 一義, 高木 直史 NAKAMURA Kazuhiro, NARUSE Tomohiro, TAKAGI Kazuyoshi, TAKAGI Naofumi 論理回路のSATベース形式的検証の高速化のためのBDDを用いたCNF式生成手法(検証,組込技術とネットワークに関するワークショップETNET2007) 論理回路のSATベース形式的検証の高速化のためのBDDを用いたCNF式生成手法(検証,組込技術とネットワークに関するワークショップETNET2007) Efficient Translation of Logic Circuits to CNF Formulae with BDD for Acceralating SAT-based Formal Verification IEICE technical report. Computer systems,106,602,61-66 2007/03/09 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 Obata Koji, Takagi Kazuyoshi, Takagi Naofumi C-8-11 冗長2進表現を用いたシストリックSFQ除算器(C-8.超伝導エレクトロニクス,一般講演) C-8-11 冗長2進表現を用いたシストリックSFQ除算器(C-8.超伝導エレクトロニクス,一般講演) C-8-11 A Systolic SFQ Divider Using the Radix-2 Signed-Digit Representation Proceedings of the IEICE General Conference,2007,2 2007/03/07 Japanese Disclose to all
川島 裕崇, 高木 直史, 高木 一義 川島 裕崇, 高木 直史, 高木 一義 KAWASHIMA Hirotaka, TAKAGI Naofumi, TAKAGI Kazuyoshi 配線層数の乗算器の回路面積への影響について(演算回路/専用回路,システムオンシリコン設計技術並びにこれを活用したVLSI) 配線層数の乗算器の回路面積への影響について(演算回路/専用回路,システムオンシリコン設計技術並びにこれを活用したVLSI) Effecto of the Number of Wiring Layers on the Chip Area of Multiplies Technical report of IEICE. VLD,106,549,7-11 2007/03/02 Japanese Disclose to all
篠原 信仁, 高木 一義, 高木 直史 篠原 信仁, 高木 一義, 高木 直史 SHINOHARA Nobuhito, TAKAGI Kazuyoshi, TAKAGI Naofumi 部分順序付き1回読み分岐プログラムのサイズの下界 部分順序付き1回読み分岐プログラムのサイズの下界 Lower Bounds for Partially-Ordered Read-Once Branching Program IEICE technical report. Theoretical foundations of Computing,106,405,1-8 2006/11/27 Japanese Disclose to all
早川 京助, 高木 直史, 高木 一義 早川 京助, 高木 直史, 高木 一義 Hayakawa Kyosuke, Takagi Naofumi, Takagi Kazuyoshi A-4-24 並列定数比較器を用いた非線形量子化処理の高速化(A-4.信号処理,一般講演) A-4-24 並列定数比較器を用いた非線形量子化処理の高速化(A-4.信号処理,一般講演) A-4-24 Fast Non-linear Quantization Using a Parallel Constant Comparator Proceedings of the Society Conference of IEICE,2006 2006/09/07 Japanese Disclose to all
川島 裕崇, 高木 直史, 高木 一義 川島 裕崇, 高木 直史, 高木 一義 Kawashima Hirotaka, Takagi Naofumi, Takagi Kazuyoshi A-3-8 Karatsuba乗算器の設計と評価(A-3.VLSI設計技術,一般講演) A-3-8 Karatsuba乗算器の設計と評価(A-3.VLSI設計技術,一般講演) A-3-8 Design and Evaluation of Karatsuba Multiplier Proceedings of the Society Conference of IEICE,2006 2006/09/07 Japanese Disclose to all
小林 克希, 高木 直史, 高木 一義 小林 克希, 高木 直史, 高木 一義 KOBAYASHI Katsuki, TAKAGI Naofumi, TAKAGI Kazuyoshi A-3-7 GF(2^m)上の乗除算器のためのハードウェアアルゴリズム(A-3.VLSI設計技術,一般講演) A-3-7 GF(2^m)上の乗除算器のためのハードウェアアルゴリズム(A-3.VLSI設計技術,一般講演) A-3-7 A Hardware Algorithm for Multiplier/Divider in GF(2^m) Proceedings of the Society Conference of IEICE,2006 2006/09/07 Japanese Disclose to all
小林 謙太, 高木 直史, 高木 一義 小林 謙太, 高木 直史, 高木 一義 Kobayashi Kenta, Takagi Naofumi, Takagi Kazuyoshi A-3-6 素数判定のための試行除算回路(A-3.VLSI設計技術,一般講演) A-3-6 素数判定のための試行除算回路(A-3.VLSI設計技術,一般講演) A-3-6 A Trial Division Circuit for Primality Test Proceedings of the Society Conference of IEICE,2006 2006/09/07 Japanese Disclose to all
田中 雅光, 入江 直樹, 小畑 幸嗣, 山梨 裕希, 朴 煕中, 藤巻 朗, 高木 一義, 高木 直史, 吉川 信行, 高井 昌彰 田中 雅光, 入江 直樹, 小畑 幸嗣, 山梨 裕希, 朴 煕中, 藤巻 朗, 高木 一義, 高木 直史, 吉川 信行, 高井 昌彰 Tanaka Masamitsu, Irie Naoki, Obata Koji, Yamanashi Yuki, Park Hee-Joung, Fujimaki Akira, Takagi Kazuyoshi, Takagi Naofumi, Yoshikawa Nobuyuki, Takai Yoshiaki C-8-15 トルネードアーキテクチャに基づく単一磁束量子マイクロプロセッサのALUの改善(C-8.超伝導エレクトロニクス,一般講演) C-8-15 トルネードアーキテクチャに基づく単一磁束量子マイクロプロセッサのALUの改善(C-8.超伝導エレクトロニクス,一般講演) C-8-15 IMPROVEMENT OF THE ALU OF SINGLE FLUX QUANTUM MICROPROCESSORS BASED ON THE TORNADO ARCHTECTURE Proceedings of the Society Conference of IEICE,2006,2 2006/09/07 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 Obata Koji, Takagi Kazuyoshi, Takagi Naofumi A-3-10 単一磁束量子ディジタル回路のためのone-hot状態割り当てを用いた順序回路の構成法(A-3.VLSI設計技術,一般講演) A-3-10 単一磁束量子ディジタル回路のためのone-hot状態割り当てを用いた順序回路の構成法(A-3.VLSI設計技術,一般講演) A-3-10 A Design Method of Sequential Circuits with One-hot Encoding for Single-Flux-Quantum Digital Circuits Proceedings of the Society Conference of IEICE,2006 2006/09/07 Japanese Disclose to all
木下 幸範, 中村 一博, 高木 一義, 高木 直史 木下 幸範, 中村 一博, 高木 一義, 高木 直史 KINOSHITA Yukinori, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi A-3-3 2の補数乗算器に対応した加算ネットワークの抽出手法(A-3.VLSI設計技術,一般講演) A-3-3 2の補数乗算器に対応した加算ネットワークの抽出手法(A-3.VLSI設計技術,一般講演) A-3-3 Extraction Method of Addition Networks for Two's Complement Multipliers Proceedings of the IEICE General Conference,2006 2006/03/08 Japanese Disclose to all
神谷 義章, 田中 雅光, 入江 直樹, 藤巻 朗, 小畑 幸嗣, 高木 一義, 高木 直史, 山梨 裕希, 秋本 彩, 朴 熙中, 吉川 信行, 高井 昌彰 神谷 義章, 田中 雅光, 入江 直樹, 藤巻 朗, 小畑 幸嗣, 高木 一義, 高木 直史, 山梨 裕希, 秋本 彩, 朴 熙中, 吉川 信行, 高井 昌彰 Kamiya Yoshiaki, Tanaka Masamitsu, Irie Naoki, Fujimaki Akira, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi, Yamanashi Yuki, Akimoto Aya, Park Hee-Joung, Yoshikawa Nobuyuki, Takai Yoshiaki C-8-12 トルネードアーキテクチャにおけるSFQマイクロプロセッサのデータパスの動作実証(C-8.超伝導エレクトロニクス,一般講演) C-8-12 トルネードアーキテクチャにおけるSFQマイクロプロセッサのデータパスの動作実証(C-8.超伝導エレクトロニクス,一般講演) C-8-12 Demonstration of SFQ Microprocessor data path to the Tornado Architecture Proceedings of the IEICE General Conference,2006,2 2006/03/08 Japanese Disclose to all
鬼頭 信貴, 高木 一義, 高木 直史 鬼頭 信貴, 高木 一義, 高木 直史 Kito Nobutaka, Takagi Kazuyoshi, Takagi Naofumi C-8-9 SFQ回路のための配線面積を考慮したセルベース自動配置配線手法(C-8.超伝導エレクトロニクス,一般講演) C-8-9 SFQ回路のための配線面積を考慮したセルベース自動配置配線手法(C-8.超伝導エレクトロニクス,一般講演) C-8-9 Wiring Area Driven Cell Based Automatic Placement and Routing Method for SFQ Circuits Proceedings of the IEICE General Conference,2006,2 2006/03/08 Japanese Disclose to all
山下 茂, 田中 克典, 高田 秀志, 小畑 幸嗣, 高木 一義 山下 茂, 田中 克典, 高田 秀志, 小畑 幸嗣, 高木 一義 S. Yamashita; K. Tanaka; H. Takada; K. Obata; K. Takagi トランスダクション法に基づく単一磁束量子回路合成のためのフレームワーク トランスダクション法に基づく単一磁束量子回路合成のためのフレームワーク A transduction-based framework to synthesize RSFQ circuits Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,105,504,43-48 2006/01/06 Refereed Japanese Disclose to all
神谷 義章, 田中 務光, 入江 直樹, 藤巻 朗, 小畑 幸嗣, 高木 一義, 高木 直史, 山梨 裕希, 秋本 彩, 朴 煕中, 吉川 信行, 高井 昌影 神谷 義章, 田中 務光, 入江 直樹, 藤巻 朗, 小畑 幸嗣, 高木 一義, 高木 直史, 山梨 裕希, 秋本 彩, 朴 煕中, 吉川 信行, 高井 昌影 Kamiya Yoshiaki, Tanaka Masamitsu, Irie Naoki, Fujimaki Akira, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi, Yamanashi Yuki, Akimoto Aya, Park Hee-Joung, Yoshikawa Nobuyuki, Takai Yoshiaki C-8-10 トルネードアーキテクチャにおけるSFQマイクロプロセッサのデータパスの設計(C-8.超伝導エレクトロニクス,エレクトロニクス2) C-8-10 トルネードアーキテクチャにおけるSFQマイクロプロセッサのデータパスの設計(C-8.超伝導エレクトロニクス,エレクトロニクス2) C-8-10 Design of SFQ Microprocessor data path to the Tornado Architecture Proceedings of the Society Conference of IEICE,2005,2 2005/09/07 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 Obata Koji, Takagi Kazuyoshi, Takagi Naofumi C-8-9 クロック同期式SFQ回路のクロック木合成(C-8.超伝導エレクトロニクス,エレクトロニクス2) C-8-9 クロック同期式SFQ回路のクロック木合成(C-8.超伝導エレクトロニクス,エレクトロニクス2) C-8-9 Clock Tree Synthesis for Synchronous Clocking SFQ Circuits. Proceedings of the Society Conference of IEICE,2005,2 2005/09/07 Japanese Disclose to all
神谷 義章, 田中 雅光, 河本 智浩, 藤巻 朗, 小畑 幸嗣, 高木 一義, 高木 直史, 藤原 完, 山梨 裕希, 秋本 彩, 吉川 信行, 高井 昌彰 神谷 義章, 田中 雅光, 河本 智浩, 藤巻 朗, 小畑 幸嗣, 高木 一義, 高木 直史, 藤原 完, 山梨 裕希, 秋本 彩, 吉川 信行, 高井 昌彰 Kamiya Yoshiaki, Tanaka Masamitsu, Kawamoto Tomohiro, Fujimaki Akira, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi, Fujiwara Kan, Yamanashi Yuki, Akimoto Aya, Yoshikawa Nobuyuki, Takai Yoshiaki C-8-5 SFQマイクロプロセッサに向けたレジスタファイルの実証(C-8. 超伝導エレクトロニクス, エレクトロニクス2) C-8-5 SFQマイクロプロセッサに向けたレジスタファイルの実証(C-8. 超伝導エレクトロニクス, エレクトロニクス2) C-8-5 Demonstration of register files toward SFQ Microprocessors Proceedings of the IEICE General Conference,2005,2 2005/03/07 Japanese Disclose to all
小畑 幸嗣, 田代 善彦, 田中 雅光, 河本 智浩, 神谷 義章, 高木 一義, 高木 直史, 藤巻 朗 小畑 幸嗣, 田代 善彦, 田中 雅光, 河本 智浩, 神谷 義章, 高木 一義, 高木 直史, 藤巻 朗 Obata Koji, Tashiro Yoshihiko, Tanaka Masamitsu, Kawamoto Tomohiro, Kamiya Yoshiaki, Takagi Kazuyoshi, Takagi Naofumi, Fujimaki Akira C-8-4 SFQ回路実現に向いた直並列型2の補数乗算器(C-8. 超伝導エレクトロニクス, エレクトロニクス2) C-8-4 SFQ回路実現に向いた直並列型2の補数乗算器(C-8. 超伝導エレクトロニクス, エレクトロニクス2) C-8-4 Serial-Parallel Two's Complement Multiplier for SFQ Circuits Implementation Proceedings of the IEICE General Conference,2005,2 2005/03/07 Japanese Disclose to all
小林 克希, 高木 直史, 高木 一義 小林 克希, 高木 直史, 高木 一義 Kobayashi Katsuki, Takagi Naofumi, Takagi Kazuyoshi A-3-2 反復回数を削減した拡張ユークリッド法に基づくGF(2^m)上の逆元算出アルゴリズム(A-3. VLSI設計技術, 基礎・境界) A-3-2 反復回数を削減した拡張ユークリッド法に基づくGF(2^m)上の逆元算出アルゴリズム(A-3. VLSI設計技術, 基礎・境界) A-3-2 An Algorithm for Computing Inversion in GF(2^m) Based on Extended Euclid's Algorithm with Reduced Number of Iterations Proceedings of the IEICE General Conference,2005 2005/03/07 Japanese Disclose to all
柴岡 雅之, 高木 直史, 高木 一義 柴岡 雅之, 高木 直史, 高木 一義 Shibaoka Masayuki, Takagi Naofumi, Takagi Kazuyoshi A-3-1 Karatsubaアルゴリズムに基づく小面積並列乗算器(A-3. VLSI設計技術, 基礎・境界) A-3-1 Karatsubaアルゴリズムに基づく小面積並列乗算器(A-3. VLSI設計技術, 基礎・境界) A-3-1 Reduced Area Parallel Multiplier Based on Karatsuba Algorithm Proceedings of the IEICE General Conference,2005 2005/03/07 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 OBATA Koji, TAKAGI Kazuyoshi, TAKAGI Naofumi 2×2-Joinを用いた二線式RSFQ論理回路の設計手法(超伝導エレクトロニクス) 2×2-Joinを用いた二線式RSFQ論理回路の設計手法(超伝導エレクトロニクス) Design Method of Dual-Rail RSFQ Logic Circuits Using 2×2-Join The transactions of the Institute of Electronics, Information and Communication Engineers. C,88,3,202-209 2005/03/01 Japanese Disclose to all
西海 尚伸, 伊藤 真紀, 吉川 信行, 小畑 幸嗣, 高木 一義, 高木 直史 西海 尚伸, 伊藤 真紀, 吉川 信行, 小畑 幸嗣, 高木 一義, 高木 直史 Nishigai Takanobu, Ito Maki, Yoshikawa Nobuyuki, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi BDDに基づくSFQ論理回路の新しい実現方法(エレクトロニクス・一般) BDDに基づくSFQ論理回路の新しい実現方法(エレクトロニクス・一般) Advanced Design Approaches for SFQ Logic Circuits based on the Binary Decision Diagram Technical report of IEICE. SCE,104,373,13-18 2004/10/15 Japanese Disclose to all
熊澤 文雄, 高木 直史, 武内 大輔, 高木 一義 熊澤 文雄, 高木 直史, 武内 大輔, 高木 一義 熊澤 文雄, 高木 直史, 武内 大輔, 高木 一義 浮動小数点ユークリッドノルム計算回路 浮動小数点ユークリッドノルム計算回路 Floating-Point Euclidean Norm Computing Circuit 電子情報通信学会論文誌,86,4,456-464 2004/08/01 Japanese Disclose to all
門脇 俊介, 高木 直史, 高木 一義 門脇 俊介, 高木 直史, 高木 一義 KADOWAKI Shunsuke, TAKAGI Naofumi, TAKAGI Kazuyoshi 冗長2進数の絶対値計算を用いた整数除算回路 冗長2進数の絶対値計算を用いた整数除算回路 Integer Divider Using Absolute Value Computation of Redundant Binary Numbers 情報処理学会研究報告システムLSI設計技術(SLDM),2004,56,13-18 2004/05/27 Japanese Disclose to all
小林 克希, 高木 直史, 高木 一義 小林 克希, 高木 直史, 高木 一義 KOBAYASHI Katsuki, TAKAGI Naofumi, TAKAGI Kazuyoshi GF(2m)上の逆元算出のための拡張ユークリッド法に基づくテーブルを用いたアルゴリズム GF(2m)上の逆元算出のための拡張ユークリッド法に基づくテーブルを用いたアルゴリズム An Algorithm Using Look - Up Table Based on Extended Euclid's Algorithm for Computing Inversion in GF(2<sup>m</sup>) 情報処理学会研究報告システムLSI設計技術(SLDM),2004,56,7-12 2004/05/27 Japanese Disclose to all
門脇 俊介, 高木 直史, 高木 一義 門脇 俊介, 高木 直史, 高木 一義 KADOWAKI Shunsuke, TAKAGI Naofumi, TAKAGI Kazuyoshi 冗長2進数の絶対値計算を用いた整数除算回路(システム設計及び一般) 冗長2進数の絶対値計算を用いた整数除算回路(システム設計及び一般) Integer Divider Using Absolute Value Computaticn of Redundant Binary Numbers Technical report of IEICE. VLD,104,78,13-18 2004/05/20 Japanese Disclose to all
小林 克希, 高木 直史, 高木 一義 小林 克希, 高木 直史, 高木 一義 KOBAYASHI Katsuki, TAKAGI Naofumi, TAKAGI Kazuyoshi GF(2^m)上の逆元算出のための拡張ユークリッド法に基づくテーブルを用いたアルゴリズム(システム設計及び一般) GF(2^m)上の逆元算出のための拡張ユークリッド法に基づくテーブルを用いたアルゴリズム(システム設計及び一般) An Algorithm Using Look-Up Table Based on Extended Euclid's Algorithm for Computing Inversion in GF(2^m) Technical report of IEICE. VLD,104,78,7-12 2004/05/20 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 Obata Koji, Takagi Kazuyoshi, Takagi Naofumi 決定グラフを用いた二線式単一磁束量子回路の論理設計法 (計算機科学基礎理論の新展開) 決定グラフを用いた二線式単一磁束量子回路の論理設計法 (計算機科学基礎理論の新展開) Logic Design Method of Dual-Rail RSFQ Circuits Using Decision Diagrams (Evolutionary Advancement in Fundamental Theories of Computer Science) RIMS Kokyuroku,1375,137-143 2004/05 Japanese Disclose to all
澤田 有生, 中村 一博, 高木 一義, 高木 直史 澤田 有生, 中村 一博, 高木 一義, 高木 直史 SAWADA Yuki, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi A-3-14 省メモリ型HMM回路(A-3. VLSI設計技術) A-3-14 省メモリ型HMM回路(A-3. VLSI設計技術) A-3-14 A Memory Efficient HMM Circuit Proceedings of the IEICE General Conference,2004 2004/03/08 Japanese Disclose to all
岡本 圭太, 中村 一博, 高木 一義, 高木 直史 岡本 圭太, 中村 一博, 高木 一義, 高木 直史 OKAMOTO Keita, NAKAMURA Kazuhiro, TAKAGI Kazuyoshi, TAKAGI Naofumi A-3-13 次元数とフレーム数の変化に対応可能なHMM回路(A-3. VLSI設計技術) A-3-13 次元数とフレーム数の変化に対応可能なHMM回路(A-3. VLSI設計技術) A-3-13 An HMM Circuit Adaptable to Various Frame Length and Dimension Proceedings of the IEICE General Conference,2004 2004/03/08 Japanese Disclose to all
門脇 俊介, 高木 直史, 高木 一義 門脇 俊介, 高木 直史, 高木 一義 Kadowaki Shunsuke, Takagi Naofumi, Takagi Kazuyoshi A-3-12 冗長2進数の絶対値計算を用いた減算シフト型整数除算回路(A-3. VLSI設計技術) A-3-12 冗長2進数の絶対値計算を用いた減算シフト型整数除算回路(A-3. VLSI設計技術) A-3-12 Shift and Subtract Integer Divider Using Absolute Value Computaion of Redundant Binary Number Proceedings of the IEICE General Conference,2004 2004/03/08 Japanese Disclose to all
小林 克希, 高木 直史, 高木 一義 小林 克希, 高木 直史, 高木 一義 Kobayashi Katsuki, Takagi Naofumi, Takagi Kazuyoshi D-1-3 テーブルを用いた拡張ユークリッド法に基づくGF(2^m)上の逆元算出アルゴリズム(D-1. コンピュテーション) D-1-3 テーブルを用いた拡張ユークリッド法に基づくGF(2^m)上の逆元算出アルゴリズム(D-1. コンピュテーション) D-1-3 An Algorithm for Computing Inversion in GF(2^m) Based on Extended Euclid's Algorithm Using Look-Up Table Proceedings of the IEICE General Conference,2004,1 2004/03/08 Japanese Disclose to all
藤巻 朗, 田中 雅光, 近藤 敏明, 河本 智浩, 神谷 義章, 小畑 幸嗣, 高木 一義, 高本 直史, 早川 尚夫, 藤原 完, 中島 直希, 山梨 裕希, 秋本 彩, 吉川 信行, 高井 昌彰, 萬 伸一, 寺井 弘高 藤巻 朗, 田中 雅光, 近藤 敏明, 河本 智浩, 神谷 義章, 小畑 幸嗣, 高木 一義, 高本 直史, 早川 尚夫, 藤原 完, 中島 直希, 山梨 裕希, 秋本 彩, 吉川 信行, 高井 昌彰, 萬 伸一, 寺井 弘高 Fujimaki A., Tanaka M., Kondo T., Kawamoto T., Kamiya Y., Obata K., Takagi K., Takagi N., Hayakawa H., Fujiwara K., Nakajima N., Yamanashi Y., Akimoto A., Yoshikawa N., Takai Y., Yorozu S., Terai H. SC-8-11 単一磁束量子マイクロプロセッサの開発(SC-8.超伝導SFQ回路技術の最近の進展) SC-8-11 単一磁束量子マイクロプロセッサの開発(SC-8.超伝導SFQ回路技術の最近の進展) SC-8-11 DEVELOPMENT OF SINGLE-FLUX-QUANTUM MICROPROCESSORS Proceedings of the IEICE General Conference,2004,2,"S-32"-"S-33" 2004/03/08 Japanese Disclose to all
神谷 義章, 田中 雅光, 近藤 敏明, 河本 智浩, 藤巻 朗, 早川 尚夫, 小畑 幸嗣, 高木 一義, 高木 直史, 藤原 完, 中島 直希, 山梨 裕希, 秋本 彩, 吉川 信行, 高井 昌彰 神谷 義章, 田中 雅光, 近藤 敏明, 河本 智浩, 藤巻 朗, 早川 尚夫, 小畑 幸嗣, 高木 一義, 高木 直史, 藤原 完, 中島 直希, 山梨 裕希, 秋本 彩, 吉川 信行, 高井 昌彰 Kamiya Yoshiaki, Tanaka Masamitsu, Kondo Toshiaki, Kawamoto Tomohiro, Fujimaki Akira, Hayakawa Hisao, Obata Koji, Takagi Kazuyoshi, Takagi Naofumi, Fujiwara Kan, Nakajima Naoki, Yamanashi Yuki, Akimoto Aya, Yoshikawa Nobuyuki, Takai Yoshiaki C-8-12 SFQマイクロプロセッサに向けたトルネードアーキテクチャの提案(C-8.超伝導エレクトロニクス) C-8-12 SFQマイクロプロセッサに向けたトルネードアーキテクチャの提案(C-8.超伝導エレクトロニクス) C-8-12 Propose of Tornado Architecture for SFQ Microprocessors Proceedings of the IEICE General Conference,2004,2 2004/03/08 Japanese Disclose to all
河本 智浩, 近藤 敏明, 田中 雅光, 藤巻 朗, 早川 尚夫, 山梨 裕希, 中島 直希, 藤原 完, 吉川 信行, 高木 一義, 高木 直史, 高井 昌彰 河本 智浩, 近藤 敏明, 田中 雅光, 藤巻 朗, 早川 尚夫, 山梨 裕希, 中島 直希, 藤原 完, 吉川 信行, 高木 一義, 高木 直史, 高井 昌彰 Kawamoto Tomohiro, Kondo Toshiaki, Takana Masamitsu, Fujimaki Akira, Hayakawa Hisao, Yamanashi Yuuki, Nakajima Naoki, Fujiwara Kan, Yoshikawa Nobuyuki, Takagi Kazuyoshi, Takagi Naofumi, Takai Yoshiaki C-8-10 SFQマイクロプロセッサに用いるコンパレータの設計(C-8.超伝導エレクトロニクス) C-8-10 SFQマイクロプロセッサに用いるコンパレータの設計(C-8.超伝導エレクトロニクス) C-8-10 Design of a Comparator for an SFQ Microprocessor Proceedings of the IEICE General Conference,2004,2 2004/03/08 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 Obata Koji, Takagi Kazuyoshi, Takagi Naofumi C-8-1 二分決定グラフを用いた二線式単一磁束量子回路の論理設計法(C-8.超伝導エレクトロニクス) C-8-1 二分決定グラフを用いた二線式単一磁束量子回路の論理設計法(C-8.超伝導エレクトロニクス) C-8-1 Logic Design Method for Dual-Rail RSFQ Circuits Using Binary Decision Diagrams Proceedings of the IEICE General Conference,2004,2 2004/03/08 Japanese Disclose to all
木村 和也, 大橋 岳洋, 高木 直史, 高木 一義 木村 和也, 大橋 岳洋, 高木 直史, 高木 一義 KIMURA Kazuya, OHASHI Takehiro, TAKAGI Naofumi, TAKAGI Kazuyoshi 専用回路を用いたマイクロプロセッサにおけるパーミュテーションの高速化 (デザインガイア2003--VLSI設計の新しい大地を考える研究会) 専用回路を用いたマイクロプロセッサにおけるパーミュテーションの高速化 (デザインガイア2003--VLSI設計の新しい大地を考える研究会) Dedicated Circuit for Accelerating Permutation on Microprocessor IEICE technical report. Dependable computing,103,480,133-137 2003/11/28 Japanese Disclose to all
小畑 幸嗣, 高木 一義, 高木 直史 小畑 幸嗣, 高木 一義, 高木 直史 Obata Koji, Takagi Kazuyoshi, Takagi Naofumi C-8-11 単一磁束量子回路における二線式論理を用いた加算器及び比較器の設計 C-8-11 単一磁束量子回路における二線式論理を用いた加算器及び比較器の設計 Design of RSFQ Adders and Comparators Using Dual-Rail Logic Proceedings of the Society Conference of IEICE,2003,2 2003/09/10 Japanese Disclose to all
河瀬 朋範, 高木 直史, 高木 一義 河瀬 朋範, 高木 直史, 高木 一義 KAWASE Tomonori, TAKAGI Naofumi, TAKAGI Kazuyoshi 倍精度浮動小数点指数関数計算回路の設計 倍精度浮動小数点指数関数計算回路の設計 Design of Double Precision Floating Point Exponential Function Computing Circuit IPSJ SIG Notes,2003,40,19-24 2003/05/08 Japanese Disclose to all
熊澤 文雄, 高木 直史, 武内 大輔, 高木 一義 熊澤 文雄, 高木 直史, 武内 大輔, 高木 一義 KUMAZAWA Fumio, TAKAGI Naofumi, TAKEUCHI Daisuke, TAKAGI Kazuyoshi 浮動小数点ユークリッドノルム計算回路 浮動小数点ユークリッドノルム計算回路 Floating-Point Euclidean Norm Computing Circuit The Transactions of the Institute of Electronics, Information and Communication Engineers. A,86,4,456-464 2003/04/01 Japanese Disclose to all
水野 知秀, 篠原 正行, 高木 一義, 高木 直史 水野 知秀, 篠原 正行, 高木 一義, 高木 直史 MIZUNO Tomohide, SHINOHARA Masayuki, TAKAGI Kazuyoshi, TAKAGI Naofumi 乗算器および除算器IPの開発 乗算器および除算器IPの開発 Development of Multiplier and Divider IPs Technical report of IEICE. VLD,102,476,199-204 2002/11/21 Japanese Disclose to all
熊澤 文雄, 高木 直史, 高木 一義 熊澤 文雄, 高木 直史, 高木 一義 Kumazawa Fumio, Takagi Naofumi, Takagi Kazuyoshi LC-2 浮動小数点3Dユークリッドノルム計算回路の設計と評価(C. アーキテクチャ・ハードウェア) LC-2 浮動小数点3Dユークリッドノルム計算回路の設計と評価(C. アーキテクチャ・ハードウェア) LC-2 Design and Evaluation of Floating-Point 3D Euclidean Norm Computing Circuit 情報技術レターズ,1,45-46 2002/09/13 Japanese Disclose to all
松岡 大輔, 高木 直史, 高木 一義 松岡 大輔, 高木 直史, 高木 一義 MATSUOKA Daisuke, TAKAGI Naofumi, TAKAGI Kazuyoshi 平方根の逆数計算回路の設計と評価 平方根の逆数計算回路の設計と評価 Design and Evaluation of Circuits for Computing Reciprocal Square Root Technical report of IEICE. FTS,101,476,7-12 2001/11/29 Japanese Disclose to all
熊澤 文雄, 高木 直史, 高木 一義 熊澤 文雄, 高木 直史, 高木 一義 KUMAZAWA Fumio, TAKAGI Naofumi, TAKAGI Kazuyoshi 浮動小数点3Dユークリッドノルム計算回路 浮動小数点3Dユークリッドノルム計算回路 Floating-Point 3D Euclidean Norm Computing Circuit Technical report of IEICE. FTS,101,476,1-6 2001/11/29 Japanese Disclose to all
小川 雄史, 高木 一義, 高木 直史 小川 雄史, 高木 一義, 高木 直史 OGAWA Yushi, TAKAGI Kazuyoshi, TAKAGI Naofumi 算術演算回路のレイアウトのためのビットスライス構造の抽出 算術演算回路のレイアウトのためのビットスライス構造の抽出 Bit-slice Extraction of Arithmetic Circuits for Layout Design 情報処理学会研究報告. SLDM, [システムLSI設計技術],103,117,45-50 2001/11/28 Japanese Disclose to all
松岡 大輔, 高木 直史, 高木 一義 松岡 大輔, 高木 直史, 高木 一義 MATSUOKA Daisuke, TAKAGl Naofumi, TAKAGl Kazuyoshi 平方根の逆数計算回路の設計と評価 平方根の逆数計算回路の設計と評価 Design and Evaluation of Circuits for Computing Reciprocal Square Root Technical report of IEICE. VLD,101,467,7-12 2001/11/22 Japanese Disclose to all
熊澤 文雄, 高木 直史, 高木 一義 熊澤 文雄, 高木 直史, 高木 一義 KUMAZAWA Fumio, TAKAGI Naofumi, TAKAGI Kazuyoshi 浮動小数点3Dユークリッドノルム計算回路 浮動小数点3Dユークリッドノルム計算回路 Floating-Point 3D Euclidean Norm Computing Circuit Technical report of IEICE. VLD,101,467,1-6 2001/11/22 Japanese Disclose to all
渡辺 恭章, 高木 直史, 高木 一義 渡辺 恭章, 高木 直史, 高木 一義 Watanabe Yasuaki, Takagi Naofumi, Takagi Kazuyoshi Steinのアルゴリズムに基づく有限体上の除算アルゴリズム Steinのアルゴリズムに基づく有限体上の除算アルゴリズム An Algorithm for Division on Finite Fields Based on Stein's Algorithm Technical report of IEICE. VLD,101,144,95-102 2001/06/22 Japanese Disclose to all
広田 和也, 高木 一義, 高木 直史 広田 和也, 高木 一義, 高木 直史 Hirota Kazuya, Takagi Kazuyoshi, Takagi Naofumi k回読みl変数順序ブロック化分岐プログラムの計算能力について k回読みl変数順序ブロック化分岐プログラムの計算能力について Computational Power of Read-k-times-only l-variable-ordering Blockwise Branching Programs IEICE technical report. Theoretical foundations of Computing,101,44,57-64 2001/05/10 Japanese Disclose to all
鬼頭 秀明, 高木 一義, 木村 晋二, 高木 直史 鬼頭 秀明, 高木 一義, 木村 晋二, 高木 直史 KITOU Hideaki, TAKAGI Kazuyoshi, KIMURA Shinji, TAKAGI Naofumi 再構成可能部を持つ Java プロセッサにおけるハードウェアJIT機構の検討 再構成可能部を持つ Java プロセッサにおけるハードウェアJIT機構の検討 A Hardware JIT Mechanism of a Java Processor with Reconfigurable Components 情報処理学会研究報告. SLDM, [システムLSI設計技術],98,111,35-40 2000/11/29 Japanese Disclose to all
甲斐 斉, 儘田 佳幸, 高木 直史, 高木 一義 甲斐 斉, 儘田 佳幸, 高木 直史, 高木 一義 KAI Hitoshi, MAMADA Yoshiyuki, TAKAGI Naofumi, TAKAGI Kazuyoshi 二分決定グラフを用いた論理関数の分離的非単純分解アルゴリズム 二分決定グラフを用いた論理関数の分離的非単純分解アルゴリズム An Algorithm for Non-simple Disjunctive Decomposition of Logic Functions Using OBDD 情報処理学会研究報告. SLDM, [システムLSI設計技術],98,111,23-28 2000/11/29 Japanese Disclose to all
鬼頭 秀明, 高木 一義, 木村 晋二, 高木 直史 鬼頭 秀明, 高木 一義, 木村 晋二, 高木 直史 KITOU Hideaki, TAKAGI Kazuyoshi, KIMURA Shinji, TAKAGI Naofumi 再構成可能部を持つ Java プロセッサにおけるハードウェアJIT機構の検討 再構成可能部を持つ Java プロセッサにおけるハードウェアJIT機構の検討 A Hardware JIT Mechanism of a Java Processor with Reconfigurable Components IEICE technical report. Computer systems,100,476,35-40 2000/11/23 Japanese Disclose to all
甲斐 斉, 儘田 佳幸, 高木 直史, 高木 一義 甲斐 斉, 儘田 佳幸, 高木 直史, 高木 一義 KAI Hitoshi, MAMADA Yoshiyuki, TAKAGI Naofumi, TAKAGI Kazuyoshi 二分決定グラフを用いた論理関数の分離的非単純分解アルゴリズム 二分決定グラフを用いた論理関数の分離的非単純分解アルゴリズム An Algorithm for Non-simple Disjunctive Decomposition of Logic Functions Using OBDD IEICE technical report. Computer systems,100,476,23-28 2000/11/23 Japanese Disclose to all
甲斐 斉, 儘田 佳幸, 高木 一義, 高木 直史 甲斐 斉, 儘田 佳幸, 高木 一義, 高木 直史 Kai Hitoshi, Mamada Yoshiyuki, Takagi Kazuyoshi, Takagi Naofumi A-3-24 二分決定グラフを用いた論理関数の非単純分解アルゴリズム A-3-24 二分決定グラフを用いた論理関数の非単純分解アルゴリズム An Algorithm for Non-simple Decomposition of Logic Functions Using OBDD Proceedings of the Society Conference of IEICE,2000 2000/09/07 Japanese Disclose to all
鬼頭 秀明, 高木 一義, 木村 晋二, 高木 直史 鬼頭 秀明, 高木 一義, 木村 晋二, 高木 直史 Kito Hideaki, Takagi Kazuyoshi, Kimura Shinji, Takagi Naofumi A-3-16 再構成可能部を持つJavaプロセッサにおける高速化方式およびハードウェアJIT方式の検討 A-3-16 再構成可能部を持つJavaプロセッサにおける高速化方式およびハードウェアJIT方式の検討 An Improved Design and Hardware JIT Mechanisms of a Java Processor with Reconfigurable Components Proceedings of the Society Conference of IEICE,2000 2000/09/07 Japanese Disclose to all
武内 大輔, 高木 一義, 高木 直史 武内 大輔, 高木 一義, 高木 直史 Takeuchi Daisuke, Takagi Kazuyoshi, Takagi Naofumi A-3-14 三次元ベクトルのユークリッド・ノルム計算回路の設計 A-3-14 三次元ベクトルのユークリッド・ノルム計算回路の設計 A Design of a Circuit for Computing the Educlidean Norm of a 3-D Vector Proceedings of the Society Conference of IEICE,2000 2000/09/07 Japanese Disclose to all
高木 一義, 木村 晋二 高木 一義, 木村 晋二 Takagi Kazuyoshi, Kimura Shinji A-3-1 Minimization Algorithm of Free BDDs Based on Depth-First Enumeration A-3-1 Minimization Algorithm of Free BDDs Based on Depth-First Enumeration A-3-1 Minimization Algorithm of Free BDDs Based on Depth-First Enumeration Proceedings of the Society Conference of IEICE,1999,0 1999/08/16 English Disclose to all
高木 一義, 朱 強, 丸岡 新治, 木村 晋二 高木 一義, 朱 強, 丸岡 新治, 木村 晋二 Takagi Kazuyoshi, Zhu Qiang, Maruoka Shinji, Kimura Shinji SA-2-7 教育用16ビットパイプラインプロセッサの設計とチップ試作 SA-2-7 教育用16ビットパイプラインプロセッサの設計とチップ試作 Design and Implementation of 16-bit Pipelined Processors for Education of VLSI Design Proceedings of the IEICE General Conference,1999,444-445 1999/03/08 Japanese Disclose to all
木田 裕之, 木村 晋二, 高木 一義, あべ松 竜盛, 渡邉 勝正 木田 裕之, 木村 晋二, 高木 一義, あべ松 竜盛, 渡邉 勝正 Kida Hiroyuki, Kimura Shinji, Takagi Kazuyoshi, Abematsu Tatsumori, Watanabe Katsumasa SA-2-6 再構成可能部を持つJavaプロセッサ SA-2-6 再構成可能部を持つJavaプロセッサ A Java Processor with Reconfigurable Components Proceedings of the IEICE General Conference,1999,442-443 1999/03/08 Japanese Disclose to all
小川 修, 高木 一義, 伊藤 康史, 木村 晋二, 渡邊 勝正 小川 修, 高木 一義, 伊藤 康史, 木村 晋二, 渡邊 勝正 Ogawa Osamu, Takagi Kazuyoshi, Itoh Yasufumi, kimura Shinji, Watanabe Katsumasa 変数のビット長の最適化に基づくCプログラムからのハードウェアの生成 変数のビット長の最適化に基づくCプログラムからのハードウェアの生成 Hardware Generation from C Programs Based on the Optimization of Bit Length of Variables Technical report of IEICE. VLD,98,625,33-40 1999/03/04 Japanese Disclose to all
畠田 宏司, 高木 一義, 木村 普二, 渡邉 勝正 畠田 宏司, 高木 一義, 木村 普二, 渡邉 勝正 Hatakeda Hiroshi, Takagi Kazuyoshi, Kimura Shinji, Watanabe Katsumasa FBDDの厳密最小化とパストランジスタ論理の合成への応用 FBDDの厳密最小化とパストランジスタ論理の合成への応用 Exact Minimization of FBDDs for Pass-Transistor Logic Synthesis Technical report of IEICE. VLD,98,287,135-140 1998/09/22 Japanese Disclose to all
畠田 宏司, 高木 一義, 木村 晋二, 渡邉 勝正 畠田 宏司, 高木 一義, 木村 晋二, 渡邉 勝正 Hatakeda Hiroshi, Takagi Kazuyoshi, Kimura Shinji, Watanabe Katsumasa パストランジスタ論理の合成のためのFBDDの厳密最小化 パストランジスタ論理の合成のためのFBDDの厳密最小化 Exact Minimization of FBDDs for Pass-Transistor Logic Synthesis Proceedings of the Society Conference of IEICE,1998 1998/09/07 Japanese Disclose to all
中村 一博, 木村 晋二, 高木 一義, 渡邉 勝正 中村 一博, 木村 晋二, 高木 一義, 渡邉 勝正 Nakamura Kazuhiro, Kimura Shinji, Takagi Kazuyoshi, Watanabe Katsumasa 順序回路の待ち状態に起因するフォールスパスの解析手法 順序回路の待ち状態に起因するフォールスパスの解析手法 Waiting False Path Analysis of Sequential Logic Circuits Technical report of IEICE. VLD,97,577,71-78 1998/03/06 Japanese Disclose to all
中村 一博, 木村 晋二, 高木 一義, 渡邉 勝正 中村 一博, 木村 晋二, 高木 一義, 渡邉 勝正 Nakamura Kazuhiro, Kimura Shinji, Takagi Kazuyoshi, Watanabe Katsumasa 順序回路の待ち状態に起因するフォールスパスの解析とそれを用いたタイミング検証 順序回路の待ち状態に起因するフォールスパスの解析とそれを用いたタイミング検証 Timing Verification Using Waiting False Path Analysis of Sequential Logic Circuits Proceedings of the IEICE General Conference,1998 1998/03/06 Japanese Disclose to all
伊藤 康史, 平尾 誠, 高木 一義, 木村 晋二, 渡邉 勝正 伊藤 康史, 平尾 誠, 高木 一義, 木村 晋二, 渡邉 勝正 Itoh Yasufumi, Hirao Makoto, Takagi Kazuyoshi, Kimura Shinji, Watanabe Katsumasa 汎用コプロセッサのDMAを用いたハードウェア/ソフトウェア協調動作法およびそのハードウェア部の最適化法について 汎用コプロセッサのDMAを用いたハードウェア/ソフトウェア協調動作法およびそのハードウェア部の最適化法について Hardware/Software Codesign and Co-operation on General Purpose Coprocessor Using DMA Technical report of IEICE. VLD,96,556,17-22 1997/03/07 Japanese Disclose to all
平尾 誠, 伊藤 康史, 高木 一義, 木村 晋二, 渡辺 勝正 平尾 誠, 伊藤 康史, 高木 一義, 木村 晋二, 渡辺 勝正 Hirao Makoto, Itoh Yasufumi, Takagi Kazuyoshi, Kimura Shinji, Watanabe Katsumasa 汎用コプロセッサのための最大遅延を保証するハードウエア設計手法の提案 汎用コプロセッサのための最大遅延を保証するハードウエア設計手法の提案 A Scheduling Method of Operations for General Purpose Coprocessor Proceedings of the Society Conference of IEICE,1996 1996/09/18 Japanese Disclose to all
伊藤 康史, 平尾 誠, 高木 一義, 木村 晋二, 渡辺 勝正 伊藤 康史, 平尾 誠, 高木 一義, 木村 晋二, 渡辺 勝正 Itoh Yasufumi, Hirao Makoto, Takagi Kazuyoshi, Kimura Shinji, Watanabe Katsumasa 汎用コプロセッサを有する計算機システムのためのハードウェア/ソフトウエア協調設計手法 汎用コプロセッサを有する計算機システムのためのハードウェア/ソフトウエア協調設計手法 A Hardware/Software Codesign Method for Computer Systems with General Purpose Coprocessor Proceedings of the Society Conference of IEICE,1996 1996/09/18 Japanese Disclose to all
木村 晋二, 平尾 誠, 高木 一義, 渡邉 勝正 木村 晋二, 平尾 誠, 高木 一義, 渡邉 勝正 kimura Shinji, Hirao Makoto, Takagi Kasuyoshi, Watanabe Katsumasa マルチクロック演算を考慮した論理回路のタイミング解析 マルチクロック演算を考慮した論理回路のタイミング解析 Timing Analysis of Logic Circuits with Multiple Clock Operations Technical report of IEICE. VLD,96,201,53-58 1996/07/26 Japanese Disclose to all
高木 一義 高木 一義 二分決定グラフに基づく計算複雑さに関する未解決問題について(計算量理論の諸相 : その基礎的研究) 二分決定グラフに基づく計算複雑さに関する未解決問題について(計算量理論の諸相 : その基礎的研究) ,943,56-62 1996/04 Japanese Disclose to all
高木 一義, 矢島 修三 高木 一義, 矢島 修三 TAKAGI Kazuyoshi, YAJIMA Shuzo 限量変数を含む多項式サイズの二分決定グラフで表現できる論理関数について 限量変数を含む多項式サイズの二分決定グラフで表現できる論理関数について Boolean Functions Represented by Polynomial Size OBDDs with Quantified Variables 電子情報通信学会秋季大会講演論文集,1994 1994/09/26 English Disclose to all
高木 一義, 高木 直史, 矢島 脩三 高木 一義, 高木 直史, 矢島 脩三 Takagi Kazuyoshi, Takagi Naofumi, Yajima Shuzo 有向非巡回グラフの線形配置アルゴリズムについて 有向非巡回グラフの線形配置アルゴリズムについて On Linear Arrangement Algorithms for Directed Acyclic Graphs IEICE technical report. Theoretical foundations of Computing,93,81,85-92 1993/05/27 English Disclose to all
高木 一義, 武永 康彦, 矢島 脩三 高木 一義, 武永 康彦, 矢島 脩三 高木 一義, 武永 康彦, 矢島 脩三 到達可能性及び充足可能性判定問題に対するメモリ型並列アルゴリズム 到達可能性及び充足可能性判定問題に対するメモリ型並列アルゴリズム Memory - Based Parallel Algorithms for Reachability and Satisfiability Problems 情報処理学会研究報告アルゴリズム(AL),1991,48,1-8 1991/05/29 Japanese Disclose to all
A. Suda; H. Takase; K. Takagi; N. Takagi A. Suda; H. Takase; K. Takagi; N. Takagi A buffering method for parallelized loop with non-uniform dependencies in high-level synthesis A buffering method for parallelized loop with non-uniform dependencies in high-level synthesis Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics),8285 LNCS,PART 1,390-401 2013/12 Refereed English Summary of the papers read (international conference) Disclose to all
Nobutaka Kito, Kazuyoshi Takagi, Naofumi Takagi Nobutaka Kito, Kazuyoshi Takagi, Naofumi Takagi Timing-aware Description Methods and Gate-level Simulation of Single Flux Quantum Logic Circuits Timing-aware Description Methods and Gate-level Simulation of Single Flux Quantum Logic Circuits The 17t h Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2012) 2012/03/09 Refereed English Disclose to all
Kosuke Torii, Kazuhiro Nakamura, Kazuyoshi Takagi, Naofumi Takagi Kosuke Torii, Kazuhiro Nakamura, Kazuyoshi Takagi, Naofumi Takagi Backward Multiple Time-frame Expansion for Accelerating Sequential SAT Backward Multiple Time-frame Expansion for Accelerating Sequential SAT The 17t h Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2012) 2012/03/08 Refereed English Disclose to all
Kazuyoshi Takagi, Naofumi Takagi Kazuyoshi Takagi, Naofumi Takagi Design Algorithms for Superconducting SFQ Logic Circuits Design Algorithms for Superconducting SFQ Logic Circuits Superconducting SFQ VLSI Workshop 2011 2011/10/18 English Disclose to all
Kazuyoshi Takagi, Motoki Sato, Masamitsu Tanaka, Naofumi Takagi Kazuyoshi Takagi, Motoki Sato, Masamitsu Tanaka, Naofumi Takagi A Verification Method of Pipeline Processing Behavior of Superconducting Single-Flux-Quantum Pulse Logic Circuits A Verification Method of Pipeline Processing Behavior of Superconducting Single-Flux-Quantum Pulse Logic Circuits The 16th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI2010) 2010/10 Refereed English Disclose to all
K. Nakamura; M. Yamamoto; K. Takagi; N. Takagi K. Nakamura; M. Yamamoto; K. Takagi; N. Takagi Fast and memory efficient VLSI architecture for output probability computations of HMM-based recognition systems Fast and memory efficient VLSI architecture for output probability computations of HMM-based recognition systems Proceedings - IEEE International Symposium on Circuits and Systems,1688-1691 2008 Refereed English Disclose to all
S. Komatsu; K. Takagi; M. Fujita; K. Asada S. Komatsu; K. Takagi; M. Fujita; K. Asada VLSI CAD education and exercise course with public domain tools VLSI CAD education and exercise course with public domain tools Proceedings - MSE 2007: 2007 IEEE International Conference on Microelectronic Systems Education: Educating Systems Designers for the Global Economy and a Secure World,111-112 2007 Refereed English Disclose to all
K. Kobayashi; N. Takagi; K. Takagi K. Kobayashi; N. Takagi; K. Takagi An algorithm for inversion in GF(2<sup>m</sup>) suitable for implementation using a polynomial multiply instruction on GF(2) An algorithm for inversion in GF(2<sup>m</sup>) suitable for implementation using a polynomial multiply instruction on GF(2) Proceedings - Symposium on Computer Arithmetic,105-112 2007 Refereed English Disclose to all
Y.-H. Jang; N. Takagi; K. Takagi; Y.-J. Kwon Y.-H. Jang; N. Takagi; K. Takagi; Y.-J. Kwon New countermeasures against power analysis attacks for koblitz curve cryptosystems New countermeasures against power analysis attacks for koblitz curve cryptosystems 2006 International Conference on Computational Intelligence and Security, ICCIAS 2006,2,1303-1306 2007 Refereed English Disclose to all
N. Takagi; K. Takagi N. Takagi; K. Takagi A VLSI algorithm for integer square-rooting A VLSI algorithm for integer square-rooting 2006 International Symposium on Intelligent Signal Processing and Communications, ISPACS\\'06,626-629 2007 Refereed English Disclose to all
N. Takagi; S. Kadowaki; K. Takagi N. Takagi; S. Kadowaki; K. Takagi A hardware algorithm for integer division A hardware algorithm for integer division Proceedings - Symposium on Computer Arithmetic,140-146 2005 Refereed English Disclose to all
S. Kimura; H. Kida; K. Takagi; T. Abematsu; K. Watanabe S. Kimura; H. Kida; K. Takagi; T. Abematsu; K. Watanabe An application specific Java processor with reconfigurabilities An application specific Java processor with reconfigurabilities Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC,25-26 2000 Refereed English Disclose to all
Kazuhiro Nakamura; Kazuyoshi Takagi; Shinji Kimura; Katsumasa Watanabe Kazuhiro Nakamura; Kazuyoshi Takagi; Shinji Kimura; Katsumasa Watanabe Waiting false path analysis of sequential logic circuits for performance optimization Waiting false path analysis of sequential logic circuits for performance optimization IEEE/ACM International Conference on Computer-Aided Design, Digest of Technical Papers,392-395 1998 Refereed English Disclose to all

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Title language:
External funds, competitive funds and Grants-in-Aid for Scientific Research(kaken)
Type Position Title(Japanese) Title(English) Period
基盤研究(B) Assignment テスト容易な演算回路の自動合成に関する研究 2008/04/-2011/03/
基盤研究(B) Assignment データ表現の工夫による高性能・高信頼浮動小数点演算器アレイに関する研究 2012/04/-2015/03/
基盤研究(C) Representative 先端デバイスを用いた論理回路の高信頼化タイミング設計手法の研究 2012/04/-2015/03/
基盤研究(C) Representative 超伝導デバイスを用いた論理回路のレイアウト設計手法に関する研究 2015/04/-2018/03/
基盤研究(B) Assignment 浮動小数点関数演算のハードウェアアシストに関する研究 2016/04/-2020/03/
Non-external, competitive funds or grants other than grants-in-aid for Scientific research (kaken)
System Main person Title(Japanese) Title(English) Period
JST CREST 高木直史 単一磁束量子回路による再構成可能な低電力高性能プロセッサ/単一磁束量子論理回路設計技術の開発 2006/10/-2013/03/
JST ALCA 藤巻朗 低エネルギー情報ネットワーク用光・磁気・超伝導融合システム/超伝導回路設計用CADの開発 2011/10/-2017/03/
Teaching subject(s)
Name(Japanese) Name(English) Term Department Period
オペレーティングシステム Operating Systems 前期 工学部 2012/04-2013/03
計算機科学実験及演習3 Computer Science Laboratory and Exercise 3 前期 工学部 2012/04-2013/03
集積システム入門 Introduction to Integrated System Engineering 後期 工学部 2012/04-2013/03
計算機科学実験及演習3 Computer Science Laboratory and Exercise 3 前期 工学部 2013/04-2014/03
集積システム入門 Introduction to Integrated System Engineering 後期 工学部 2013/04-2014/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2013/04-2014/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2013/04-2014/03
ハードウェアアルゴリズム Hardware Algorithm 後期 情報学研究科 2013/04-2014/03
計算機科学実験及演習2 Computer Science Laboratory and Exercise 2 後期 工学部 2014/04-2015/03
技術英語 Reading and Writing Scientific English 前期 工学部 2014/04-2015/03
計算機科学実験及演習3 Computer Science Laboratory and Exercise 3 前期 工学部 2014/04-2015/03
集積システム入門 Introduction to Integrated System Engineering 後期 工学部 2014/04-2015/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2014/04-2015/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2014/04-2015/03
ハードウェアアルゴリズム Hardware Algorithm 後期 情報学研究科 2014/04-2015/03
コンピュータ工学特別セミナー Seminar on Computer Engineering, Advanced 通年 情報学研究科 2014/04-2015/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2014/04-2015/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2014/04-2015/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2015/04-2016/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2015/04-2016/03
ハードウェアアルゴリズム Hardware Algorithm 後期 情報学研究科 2015/04-2016/03
コンピュータ工学特別セミナー Seminar on Computer Engineering, Advanced 通年 情報学研究科 2015/04-2016/03
計算機科学実験及演習3 Computer Science Laboratory and Exercise 3 前期 工学部 2015/04-2016/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2015/04-2016/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2015/04-2016/03
集積システム入門 Introduction to Integrated System Engineering 後期 工学部 2015/04-2016/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2016/04-2017/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2016/04-2017/03
ハードウェアアルゴリズム Hardware Algorithm 後期 情報学研究科 2016/04-2017/03
コンピュータ工学特別セミナー Seminar on Computer Engineering, Advanced 通年 情報学研究科 2016/04-2017/03
情報と職業 Information and Business 前期 工学部 2016/04-2017/03
計算機科学実験及演習3 Computer Science Laboratory and Exercise 3 前期 工学部 2016/04-2017/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2016/04-2017/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2016/04-2017/03
集積システム入門 Introduction to Integrated System Engineering 後期 工学部 2016/04-2017/03
Advanced Study in CCE I Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2017/04-2018/03
Advanced Study in CCE II Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2017/04-2018/03
ハードウェアアルゴリズム Hardware Algorithm 後期 情報学研究科 2017/04-2018/03
コンピュータ工学特別セミナー Seminar on Computer Engineering, Advanced 通年 情報学研究科 2017/04-2018/03
情報と職業 Information and Business 前期 工学部 2017/04-2018/03
計算機科学実験及演習2 Computer Science Laboratory and Exercise 2 後期 工学部 2017/04-2018/03
計算機科学実験及演習3 Computer Science Laboratory and Exercise 3 前期 工学部 2017/04-2018/03
通信情報システム特別研究2 Advanced Study in Communications and Computer Engineering II 通年 情報学研究科 2017/04-2018/03
通信情報システム特別研究1 Advanced Study in Communications and Computer Engineering I 通年 情報学研究科 2017/04-2018/03

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Faculty management (title, position)
Title Period
計算機小委員会委員 2011/04/01-2015/03/31
情報セキュリティ作業委員会委員 2012/04/01-2015/03/31
情報セキュリティ委員会委員(幹事) 2012/04/01-2013/03/31
情報セキュリティ委員会委員(情報セキュリティ技術責任者) 2013/04/01-2014/03/31
基盤整備委員会委員(安全衛生担当) 2016/04/01-2017/03/31
連携推進WG委員 2016/04/01-2017/03/31
連携推進WG委員 2017/04/01-2018/03/31